source: branches/backfire/target/linux/ar71xx/files/drivers/net/ag71xx/ag71xx.h @ 28215

Last change on this file since 28215 was 28215, checked in by nbd, 5 years ago

ar71xx: add missing ethernet driver fix backport (fixes #10089)

  • Property svn:eol-style set to native
File size: 14.1 KB
Line 
1/*
2 *  Atheros AR71xx built-in ethernet mac driver
3 *
4 *  Copyright (C) 2008-2010 Gabor Juhos <juhosg@openwrt.org>
5 *  Copyright (C) 2008 Imre Kaloz <kaloz@openwrt.org>
6 *
7 *  Based on Atheros' AG7100 driver
8 *
9 *  This program is free software; you can redistribute it and/or modify it
10 *  under the terms of the GNU General Public License version 2 as published
11 *  by the Free Software Foundation.
12 */
13
14#ifndef __AG71XX_H
15#define __AG71XX_H
16
17#include <linux/kernel.h>
18#include <linux/version.h>
19#include <linux/module.h>
20#include <linux/init.h>
21#include <linux/types.h>
22#include <linux/random.h>
23#include <linux/spinlock.h>
24#include <linux/interrupt.h>
25#include <linux/platform_device.h>
26#include <linux/ethtool.h>
27#include <linux/etherdevice.h>
28#include <linux/if_vlan.h>
29#include <linux/phy.h>
30#include <linux/skbuff.h>
31#include <linux/dma-mapping.h>
32#include <linux/workqueue.h>
33
34#include <linux/bitops.h>
35
36#include <asm/mach-ar71xx/ar71xx.h>
37#include <asm/mach-ar71xx/platform.h>
38
39#define AG71XX_DRV_NAME         "ag71xx"
40#define AG71XX_DRV_VERSION      "0.5.35"
41
42#define AG71XX_NAPI_WEIGHT      64
43#define AG71XX_OOM_REFILL       (1 + HZ/10)
44
45#define AG71XX_INT_ERR  (AG71XX_INT_RX_BE | AG71XX_INT_TX_BE)
46#define AG71XX_INT_TX   (AG71XX_INT_TX_PS)
47#define AG71XX_INT_RX   (AG71XX_INT_RX_PR | AG71XX_INT_RX_OF)
48
49#define AG71XX_INT_POLL (AG71XX_INT_RX | AG71XX_INT_TX)
50#define AG71XX_INT_INIT (AG71XX_INT_ERR | AG71XX_INT_POLL)
51
52#define AG71XX_TX_FIFO_LEN      2048
53#define AG71XX_TX_MTU_LEN       1540
54#define AG71XX_RX_PKT_RESERVE   64
55#define AG71XX_RX_PKT_SIZE      \
56        (AG71XX_RX_PKT_RESERVE + ETH_FRAME_LEN + ETH_FCS_LEN + VLAN_HLEN)
57
58#define AG71XX_TX_RING_SIZE     64
59#define AG71XX_TX_THRES_STOP    (AG71XX_TX_RING_SIZE - 4)
60#define AG71XX_TX_THRES_WAKEUP  \
61                (AG71XX_TX_RING_SIZE - (AG71XX_TX_RING_SIZE / 4))
62
63#define AG71XX_RX_RING_SIZE     128
64
65#ifdef CONFIG_AG71XX_DEBUG
66#define DBG(fmt, args...)       printk(KERN_DEBUG fmt, ## args)
67#else
68#define DBG(fmt, args...)       do {} while (0)
69#endif
70
71#define ag71xx_assert(_cond)                                            \
72do {                                                                    \
73        if (_cond)                                                      \
74                break;                                                  \
75        printk("%s,%d: assertion failed\n", __FILE__, __LINE__);        \
76        BUG();                                                          \
77} while (0)
78
79struct ag71xx_desc {
80        u32     data;
81        u32     ctrl;
82#define DESC_EMPTY      BIT(31)
83#define DESC_MORE       BIT(24)
84#define DESC_PKTLEN_M   0xfff
85        u32     next;
86        u32     pad;
87} __attribute__((aligned(4)));
88
89struct ag71xx_buf {
90        struct sk_buff          *skb;
91        struct ag71xx_desc      *desc;
92        dma_addr_t              dma_addr;
93        unsigned long           timestamp;
94};
95
96struct ag71xx_ring {
97        struct ag71xx_buf       *buf;
98        u8                      *descs_cpu;
99        dma_addr_t              descs_dma;
100        unsigned int            desc_size;
101        unsigned int            curr;
102        unsigned int            dirty;
103        unsigned int            size;
104};
105
106struct ag71xx_mdio {
107        struct mii_bus          *mii_bus;
108        int                     mii_irq[PHY_MAX_ADDR];
109        void __iomem            *mdio_base;
110        struct ag71xx_mdio_platform_data *pdata;
111};
112
113struct ag71xx_int_stats {
114        unsigned long           rx_pr;
115        unsigned long           rx_be;
116        unsigned long           rx_of;
117        unsigned long           tx_ps;
118        unsigned long           tx_be;
119        unsigned long           tx_ur;
120        unsigned long           total;
121};
122
123struct ag71xx_napi_stats {
124        unsigned long           napi_calls;
125        unsigned long           rx_count;
126        unsigned long           rx_packets;
127        unsigned long           rx_packets_max;
128        unsigned long           tx_count;
129        unsigned long           tx_packets;
130        unsigned long           tx_packets_max;
131
132        unsigned long           rx[AG71XX_NAPI_WEIGHT + 1];
133        unsigned long           tx[AG71XX_NAPI_WEIGHT + 1];
134};
135
136struct ag71xx_debug {
137        struct dentry           *debugfs_dir;
138
139        struct ag71xx_int_stats int_stats;
140        struct ag71xx_napi_stats napi_stats;
141};
142
143struct ag71xx {
144        void __iomem            *mac_base;
145        void __iomem            *mii_ctrl;
146
147        spinlock_t              lock;
148        struct platform_device  *pdev;
149        struct net_device       *dev;
150        struct napi_struct      napi;
151        u32                     msg_enable;
152
153        struct ag71xx_desc      *stop_desc;
154        dma_addr_t              stop_desc_dma;
155
156        struct ag71xx_ring      rx_ring;
157        struct ag71xx_ring      tx_ring;
158
159        struct mii_bus          *mii_bus;
160        struct phy_device       *phy_dev;
161        void                    *phy_priv;
162
163        unsigned int            link;
164        unsigned int            speed;
165        int                     duplex;
166
167        struct work_struct      restart_work;
168        struct delayed_work     link_work;
169        struct timer_list       oom_timer;
170
171#ifdef CONFIG_AG71XX_DEBUG_FS
172        struct ag71xx_debug     debug;
173#endif
174};
175
176extern struct ethtool_ops ag71xx_ethtool_ops;
177void ag71xx_link_adjust(struct ag71xx *ag);
178
179int ag71xx_mdio_driver_init(void) __init;
180void ag71xx_mdio_driver_exit(void);
181
182int ag71xx_phy_connect(struct ag71xx *ag);
183void ag71xx_phy_disconnect(struct ag71xx *ag);
184void ag71xx_phy_start(struct ag71xx *ag);
185void ag71xx_phy_stop(struct ag71xx *ag);
186
187static inline struct ag71xx_platform_data *ag71xx_get_pdata(struct ag71xx *ag)
188{
189        return ag->pdev->dev.platform_data;
190}
191
192static inline int ag71xx_desc_empty(struct ag71xx_desc *desc)
193{
194        return (desc->ctrl & DESC_EMPTY) != 0;
195}
196
197static inline int ag71xx_desc_pktlen(struct ag71xx_desc *desc)
198{
199        return desc->ctrl & DESC_PKTLEN_M;
200}
201
202/* Register offsets */
203#define AG71XX_REG_MAC_CFG1     0x0000
204#define AG71XX_REG_MAC_CFG2     0x0004
205#define AG71XX_REG_MAC_IPG      0x0008
206#define AG71XX_REG_MAC_HDX      0x000c
207#define AG71XX_REG_MAC_MFL      0x0010
208#define AG71XX_REG_MII_CFG      0x0020
209#define AG71XX_REG_MII_CMD      0x0024
210#define AG71XX_REG_MII_ADDR     0x0028
211#define AG71XX_REG_MII_CTRL     0x002c
212#define AG71XX_REG_MII_STATUS   0x0030
213#define AG71XX_REG_MII_IND      0x0034
214#define AG71XX_REG_MAC_IFCTL    0x0038
215#define AG71XX_REG_MAC_ADDR1    0x0040
216#define AG71XX_REG_MAC_ADDR2    0x0044
217#define AG71XX_REG_FIFO_CFG0    0x0048
218#define AG71XX_REG_FIFO_CFG1    0x004c
219#define AG71XX_REG_FIFO_CFG2    0x0050
220#define AG71XX_REG_FIFO_CFG3    0x0054
221#define AG71XX_REG_FIFO_CFG4    0x0058
222#define AG71XX_REG_FIFO_CFG5    0x005c
223#define AG71XX_REG_FIFO_RAM0    0x0060
224#define AG71XX_REG_FIFO_RAM1    0x0064
225#define AG71XX_REG_FIFO_RAM2    0x0068
226#define AG71XX_REG_FIFO_RAM3    0x006c
227#define AG71XX_REG_FIFO_RAM4    0x0070
228#define AG71XX_REG_FIFO_RAM5    0x0074
229#define AG71XX_REG_FIFO_RAM6    0x0078
230#define AG71XX_REG_FIFO_RAM7    0x007c
231
232#define AG71XX_REG_TX_CTRL      0x0180
233#define AG71XX_REG_TX_DESC      0x0184
234#define AG71XX_REG_TX_STATUS    0x0188
235#define AG71XX_REG_RX_CTRL      0x018c
236#define AG71XX_REG_RX_DESC      0x0190
237#define AG71XX_REG_RX_STATUS    0x0194
238#define AG71XX_REG_INT_ENABLE   0x0198
239#define AG71XX_REG_INT_STATUS   0x019c
240
241#define AG71XX_REG_FIFO_DEPTH   0x01a8
242#define AG71XX_REG_RX_SM        0x01b0
243#define AG71XX_REG_TX_SM        0x01b4
244
245#define MAC_CFG1_TXE            BIT(0)  /* Tx Enable */
246#define MAC_CFG1_STX            BIT(1)  /* Synchronize Tx Enable */
247#define MAC_CFG1_RXE            BIT(2)  /* Rx Enable */
248#define MAC_CFG1_SRX            BIT(3)  /* Synchronize Rx Enable */
249#define MAC_CFG1_TFC            BIT(4)  /* Tx Flow Control Enable */
250#define MAC_CFG1_RFC            BIT(5)  /* Rx Flow Control Enable */
251#define MAC_CFG1_LB             BIT(8)  /* Loopback mode */
252#define MAC_CFG1_SR             BIT(31) /* Soft Reset */
253
254#define MAC_CFG2_FDX            BIT(0)
255#define MAC_CFG2_CRC_EN         BIT(1)
256#define MAC_CFG2_PAD_CRC_EN     BIT(2)
257#define MAC_CFG2_LEN_CHECK      BIT(4)
258#define MAC_CFG2_HUGE_FRAME_EN  BIT(5)
259#define MAC_CFG2_IF_1000        BIT(9)
260#define MAC_CFG2_IF_10_100      BIT(8)
261
262#define FIFO_CFG0_WTM           BIT(0)  /* Watermark Module */
263#define FIFO_CFG0_RXS           BIT(1)  /* Rx System Module */
264#define FIFO_CFG0_RXF           BIT(2)  /* Rx Fabric Module */
265#define FIFO_CFG0_TXS           BIT(3)  /* Tx System Module */
266#define FIFO_CFG0_TXF           BIT(4)  /* Tx Fabric Module */
267#define FIFO_CFG0_ALL   (FIFO_CFG0_WTM | FIFO_CFG0_RXS | FIFO_CFG0_RXF \
268                        | FIFO_CFG0_TXS | FIFO_CFG0_TXF)
269
270#define FIFO_CFG0_ENABLE_SHIFT  8
271
272#define FIFO_CFG4_DE            BIT(0)  /* Drop Event */
273#define FIFO_CFG4_DV            BIT(1)  /* RX_DV Event */
274#define FIFO_CFG4_FC            BIT(2)  /* False Carrier */
275#define FIFO_CFG4_CE            BIT(3)  /* Code Error */
276#define FIFO_CFG4_CR            BIT(4)  /* CRC error */
277#define FIFO_CFG4_LM            BIT(5)  /* Length Mismatch */
278#define FIFO_CFG4_LO            BIT(6)  /* Length out of range */
279#define FIFO_CFG4_OK            BIT(7)  /* Packet is OK */
280#define FIFO_CFG4_MC            BIT(8)  /* Multicast Packet */
281#define FIFO_CFG4_BC            BIT(9)  /* Broadcast Packet */
282#define FIFO_CFG4_DR            BIT(10) /* Dribble */
283#define FIFO_CFG4_LE            BIT(11) /* Long Event */
284#define FIFO_CFG4_CF            BIT(12) /* Control Frame */
285#define FIFO_CFG4_PF            BIT(13) /* Pause Frame */
286#define FIFO_CFG4_UO            BIT(14) /* Unsupported Opcode */
287#define FIFO_CFG4_VT            BIT(15) /* VLAN tag detected */
288#define FIFO_CFG4_FT            BIT(16) /* Frame Truncated */
289#define FIFO_CFG4_UC            BIT(17) /* Unicast Packet */
290
291#define FIFO_CFG5_DE            BIT(0)  /* Drop Event */
292#define FIFO_CFG5_DV            BIT(1)  /* RX_DV Event */
293#define FIFO_CFG5_FC            BIT(2)  /* False Carrier */
294#define FIFO_CFG5_CE            BIT(3)  /* Code Error */
295#define FIFO_CFG5_LM            BIT(4)  /* Length Mismatch */
296#define FIFO_CFG5_LO            BIT(5)  /* Length Out of Range */
297#define FIFO_CFG5_OK            BIT(6)  /* Packet is OK */
298#define FIFO_CFG5_MC            BIT(7)  /* Multicast Packet */
299#define FIFO_CFG5_BC            BIT(8)  /* Broadcast Packet */
300#define FIFO_CFG5_DR            BIT(9)  /* Dribble */
301#define FIFO_CFG5_CF            BIT(10) /* Control Frame */
302#define FIFO_CFG5_PF            BIT(11) /* Pause Frame */
303#define FIFO_CFG5_UO            BIT(12) /* Unsupported Opcode */
304#define FIFO_CFG5_VT            BIT(13) /* VLAN tag detected */
305#define FIFO_CFG5_LE            BIT(14) /* Long Event */
306#define FIFO_CFG5_FT            BIT(15) /* Frame Truncated */
307#define FIFO_CFG5_16            BIT(16) /* unknown */
308#define FIFO_CFG5_17            BIT(17) /* unknown */
309#define FIFO_CFG5_SF            BIT(18) /* Short Frame */
310#define FIFO_CFG5_BM            BIT(19) /* Byte Mode */
311
312#define AG71XX_INT_TX_PS        BIT(0)
313#define AG71XX_INT_TX_UR        BIT(1)
314#define AG71XX_INT_TX_BE        BIT(3)
315#define AG71XX_INT_RX_PR        BIT(4)
316#define AG71XX_INT_RX_OF        BIT(6)
317#define AG71XX_INT_RX_BE        BIT(7)
318
319#define MAC_IFCTL_SPEED         BIT(16)
320
321#define MII_CFG_CLK_DIV_4       0
322#define MII_CFG_CLK_DIV_6       2
323#define MII_CFG_CLK_DIV_8       3
324#define MII_CFG_CLK_DIV_10      4
325#define MII_CFG_CLK_DIV_14      5
326#define MII_CFG_CLK_DIV_20      6
327#define MII_CFG_CLK_DIV_28      7
328#define MII_CFG_RESET           BIT(31)
329
330#define MII_CMD_WRITE           0x0
331#define MII_CMD_READ            0x1
332#define MII_ADDR_SHIFT          8
333#define MII_IND_BUSY            BIT(0)
334#define MII_IND_INVALID         BIT(2)
335
336#define TX_CTRL_TXE             BIT(0)  /* Tx Enable */
337
338#define TX_STATUS_PS            BIT(0)  /* Packet Sent */
339#define TX_STATUS_UR            BIT(1)  /* Tx Underrun */
340#define TX_STATUS_BE            BIT(3)  /* Bus Error */
341
342#define RX_CTRL_RXE             BIT(0)  /* Rx Enable */
343
344#define RX_STATUS_PR            BIT(0)  /* Packet Received */
345#define RX_STATUS_OF            BIT(2)  /* Rx Overflow */
346#define RX_STATUS_BE            BIT(3)  /* Bus Error */
347
348#define MII_CTRL_IF_MASK        3
349#define MII_CTRL_SPEED_SHIFT    4
350#define MII_CTRL_SPEED_MASK     3
351#define MII_CTRL_SPEED_10       0
352#define MII_CTRL_SPEED_100      1
353#define MII_CTRL_SPEED_1000     2
354
355static inline void ag71xx_check_reg_offset(struct ag71xx *ag, unsigned reg)
356{
357        switch (reg) {
358        case AG71XX_REG_MAC_CFG1 ... AG71XX_REG_MAC_MFL:
359        case AG71XX_REG_MAC_IFCTL ... AG71XX_REG_TX_SM:
360        case AG71XX_REG_MII_CFG:
361                break;
362
363        default:
364                BUG();
365        }
366}
367
368static inline void ag71xx_wr(struct ag71xx *ag, unsigned reg, u32 value)
369{
370        ag71xx_check_reg_offset(ag, reg);
371
372        __raw_writel(value, ag->mac_base + reg);
373        /* flush write */
374        (void) __raw_readl(ag->mac_base + reg);
375}
376
377static inline u32 ag71xx_rr(struct ag71xx *ag, unsigned reg)
378{
379        ag71xx_check_reg_offset(ag, reg);
380
381        return __raw_readl(ag->mac_base + reg);
382}
383
384static inline void ag71xx_sb(struct ag71xx *ag, unsigned reg, u32 mask)
385{
386        void __iomem *r;
387
388        ag71xx_check_reg_offset(ag, reg);
389
390        r = ag->mac_base + reg;
391        __raw_writel(__raw_readl(r) | mask, r);
392        /* flush write */
393        (void)__raw_readl(r);
394}
395
396static inline void ag71xx_cb(struct ag71xx *ag, unsigned reg, u32 mask)
397{
398        void __iomem *r;
399
400        ag71xx_check_reg_offset(ag, reg);
401
402        r = ag->mac_base + reg;
403        __raw_writel(__raw_readl(r) & ~mask, r);
404        /* flush write */
405        (void) __raw_readl(r);
406}
407
408static inline void ag71xx_int_enable(struct ag71xx *ag, u32 ints)
409{
410        ag71xx_sb(ag, AG71XX_REG_INT_ENABLE, ints);
411}
412
413static inline void ag71xx_int_disable(struct ag71xx *ag, u32 ints)
414{
415        ag71xx_cb(ag, AG71XX_REG_INT_ENABLE, ints);
416}
417
418static inline void ag71xx_mii_ctrl_wr(struct ag71xx *ag, u32 value)
419{
420        struct ag71xx_platform_data *pdata = ag71xx_get_pdata(ag);
421
422        if (pdata->is_ar724x)
423                return;
424
425        __raw_writel(value, ag->mii_ctrl);
426
427        /* flush write */
428        __raw_readl(ag->mii_ctrl);
429}
430
431static inline u32 ag71xx_mii_ctrl_rr(struct ag71xx *ag)
432{
433        struct ag71xx_platform_data *pdata = ag71xx_get_pdata(ag);
434
435        if (pdata->is_ar724x)
436                return 0xffffffff;
437
438        return __raw_readl(ag->mii_ctrl);
439}
440
441static inline void ag71xx_mii_ctrl_set_if(struct ag71xx *ag,
442                                          unsigned int mii_if)
443{
444        u32 t;
445
446        t = ag71xx_mii_ctrl_rr(ag);
447        t &= ~(MII_CTRL_IF_MASK);
448        t |= (mii_if & MII_CTRL_IF_MASK);
449        ag71xx_mii_ctrl_wr(ag, t);
450}
451
452static inline void ag71xx_mii_ctrl_set_speed(struct ag71xx *ag,
453                                             unsigned int speed)
454{
455        u32 t;
456
457        t = ag71xx_mii_ctrl_rr(ag);
458        t &= ~(MII_CTRL_SPEED_MASK << MII_CTRL_SPEED_SHIFT);
459        t |= (speed & MII_CTRL_SPEED_MASK) << MII_CTRL_SPEED_SHIFT;
460        ag71xx_mii_ctrl_wr(ag, t);
461}
462
463#ifdef CONFIG_AG71XX_AR8216_SUPPORT
464void ag71xx_add_ar8216_header(struct ag71xx *ag, struct sk_buff *skb);
465int ag71xx_remove_ar8216_header(struct ag71xx *ag, struct sk_buff *skb,
466                                int pktlen);
467static inline int ag71xx_has_ar8216(struct ag71xx *ag)
468{
469        return ag71xx_get_pdata(ag)->has_ar8216;
470}
471#else
472static inline void ag71xx_add_ar8216_header(struct ag71xx *ag,
473                                           struct sk_buff *skb)
474{
475}
476
477static inline int ag71xx_remove_ar8216_header(struct ag71xx *ag,
478                                              struct sk_buff *skb,
479                                              int pktlen)
480{
481        return 0;
482}
483static inline int ag71xx_has_ar8216(struct ag71xx *ag)
484{
485        return 0;
486}
487#endif
488
489#ifdef CONFIG_AG71XX_DEBUG_FS
490int ag71xx_debugfs_root_init(void);
491void ag71xx_debugfs_root_exit(void);
492int ag71xx_debugfs_init(struct ag71xx *ag);
493void ag71xx_debugfs_exit(struct ag71xx *ag);
494void ag71xx_debugfs_update_int_stats(struct ag71xx *ag, u32 status);
495void ag71xx_debugfs_update_napi_stats(struct ag71xx *ag, int rx, int tx);
496#else
497static inline int ag71xx_debugfs_root_init(void) { return 0; }
498static inline void ag71xx_debugfs_root_exit(void) {}
499static inline int ag71xx_debugfs_init(struct ag71xx *ag) { return 0; }
500static inline void ag71xx_debugfs_exit(struct ag71xx *ag) {}
501static inline void ag71xx_debugfs_update_int_stats(struct ag71xx *ag,
502                                                   u32 status) {}
503static inline void ag71xx_debugfs_update_napi_stats(struct ag71xx *ag,
504                                                    int rx, int tx) {}
505#endif /* CONFIG_AG71XX_DEBUG_FS */
506
507void ag71xx_ar7240_start(struct ag71xx *ag);
508void ag71xx_ar7240_stop(struct ag71xx *ag);
509int ag71xx_ar7240_init(struct ag71xx *ag);
510void ag71xx_ar7240_cleanup(struct ag71xx *ag);
511
512int ag71xx_mdio_mii_read(struct ag71xx_mdio *am, int addr, int reg);
513void ag71xx_mdio_mii_write(struct ag71xx_mdio *am, int addr, int reg, u16 val);
514
515u16 ar7240sw_phy_read(struct mii_bus *mii, unsigned phy_addr,
516                      unsigned reg_addr);
517int ar7240sw_phy_write(struct mii_bus *mii, unsigned phy_addr,
518                       unsigned reg_addr, u16 reg_val);
519
520#endif /* _AG71XX_H */
Note: See TracBrowser for help on using the repository browser.