source: trunk/target/linux/ar71xx/files/arch/mips/include/asm/mach-ar71xx/ar71xx.h @ 26594

Last change on this file since 26594 was 26594, checked in by juhosg, 5 years ago

ar71xx: fix AR934X_WMAC_SIZE

  • Property svn:eol-style set to native
File size: 21.6 KB
Line 
1/*
2 *  Atheros AR71xx SoC specific definitions
3 *
4 *  Copyright (C) 2010-2011 Jaiganesh Narayanan <jnarayanan@atheros.com>
5 *  Copyright (C) 2008-2009 Gabor Juhos <juhosg@openwrt.org>
6 *  Copyright (C) 2008 Imre Kaloz <kaloz@openwrt.org>
7 *
8 *  Parts of this file are based on Atheros 2.6.15 BSP
9 *  Parts of this file are based on Atheros 2.6.31 BSP
10 *
11 *  This program is free software; you can redistribute it and/or modify it
12 *  under the terms of the GNU General Public License version 2 as published
13 *  by the Free Software Foundation.
14 */
15
16#ifndef __ASM_MACH_AR71XX_H
17#define __ASM_MACH_AR71XX_H
18
19#include <linux/types.h>
20#include <linux/init.h>
21#include <linux/io.h>
22#include <linux/bitops.h>
23
24#ifndef __ASSEMBLER__
25
26#define AR71XX_PCI_MEM_BASE     0x10000000
27#define AR71XX_PCI_MEM_SIZE     0x08000000
28#define AR71XX_APB_BASE         0x18000000
29#define AR71XX_GE0_BASE         0x19000000
30#define AR71XX_GE0_SIZE         0x01000000
31#define AR71XX_GE1_BASE         0x1a000000
32#define AR71XX_GE1_SIZE         0x01000000
33#define AR71XX_EHCI_BASE        0x1b000000
34#define AR71XX_EHCI_SIZE        0x01000000
35#define AR71XX_OHCI_BASE        0x1c000000
36#define AR71XX_OHCI_SIZE        0x01000000
37#define AR7240_OHCI_BASE        0x1b000000
38#define AR7240_OHCI_SIZE        0x01000000
39#define AR71XX_SPI_BASE         0x1f000000
40#define AR71XX_SPI_SIZE         0x01000000
41
42#define AR71XX_DDR_CTRL_BASE    (AR71XX_APB_BASE + 0x00000000)
43#define AR71XX_DDR_CTRL_SIZE    0x10000
44#define AR71XX_CPU_BASE         (AR71XX_APB_BASE + 0x00010000)
45#define AR71XX_UART_BASE        (AR71XX_APB_BASE + 0x00020000)
46#define AR71XX_UART_SIZE        0x10000
47#define AR71XX_USB_CTRL_BASE    (AR71XX_APB_BASE + 0x00030000)
48#define AR71XX_USB_CTRL_SIZE    0x10000
49#define AR71XX_GPIO_BASE        (AR71XX_APB_BASE + 0x00040000)
50#define AR71XX_GPIO_SIZE        0x10000
51#define AR71XX_PLL_BASE         (AR71XX_APB_BASE + 0x00050000)
52#define AR71XX_PLL_SIZE         0x10000
53#define AR71XX_RESET_BASE       (AR71XX_APB_BASE + 0x00060000)
54#define AR71XX_RESET_SIZE       0x10000
55#define AR71XX_MII_BASE         (AR71XX_APB_BASE + 0x00070000)
56#define AR71XX_MII_SIZE         0x10000
57#define AR71XX_SLIC_BASE        (AR71XX_APB_BASE + 0x00090000)
58#define AR71XX_SLIC_SIZE        0x10000
59#define AR71XX_DMA_BASE         (AR71XX_APB_BASE + 0x000A0000)
60#define AR71XX_DMA_SIZE         0x10000
61#define AR71XX_STEREO_BASE      (AR71XX_APB_BASE + 0x000B0000)
62#define AR71XX_STEREO_SIZE      0x10000
63
64#define AR724X_PCI_CRP_BASE     (AR71XX_APB_BASE + 0x000C0000)
65#define AR724X_PCI_CRP_SIZE     0x100
66
67#define AR724X_PCI_CTRL_BASE    (AR71XX_APB_BASE + 0x000F0000)
68#define AR724X_PCI_CTRL_SIZE    0x100
69
70#define AR91XX_WMAC_BASE        (AR71XX_APB_BASE + 0x000C0000)
71#define AR91XX_WMAC_SIZE        0x30000
72
73#define AR934X_WMAC_BASE        (AR71XX_APB_BASE + 0x00100000)
74#define AR934X_WMAC_SIZE        0x20000
75
76#define AR71XX_MEM_SIZE_MIN     0x0200000
77#define AR71XX_MEM_SIZE_MAX     0x10000000
78
79#define AR71XX_CPU_IRQ_BASE     0
80#define AR71XX_MISC_IRQ_BASE    8
81#define AR71XX_MISC_IRQ_COUNT   32
82#define AR71XX_GPIO_IRQ_BASE    40
83#define AR71XX_GPIO_IRQ_COUNT   32
84#define AR71XX_PCI_IRQ_BASE     72
85#define AR71XX_PCI_IRQ_COUNT    8
86
87#define AR71XX_CPU_IRQ_IP2      (AR71XX_CPU_IRQ_BASE + 2)
88#define AR71XX_CPU_IRQ_USB      (AR71XX_CPU_IRQ_BASE + 3)
89#define AR71XX_CPU_IRQ_GE0      (AR71XX_CPU_IRQ_BASE + 4)
90#define AR71XX_CPU_IRQ_GE1      (AR71XX_CPU_IRQ_BASE + 5)
91#define AR71XX_CPU_IRQ_MISC     (AR71XX_CPU_IRQ_BASE + 6)
92#define AR71XX_CPU_IRQ_TIMER    (AR71XX_CPU_IRQ_BASE + 7)
93
94#define AR71XX_MISC_IRQ_TIMER   (AR71XX_MISC_IRQ_BASE + 0)
95#define AR71XX_MISC_IRQ_ERROR   (AR71XX_MISC_IRQ_BASE + 1)
96#define AR71XX_MISC_IRQ_GPIO    (AR71XX_MISC_IRQ_BASE + 2)
97#define AR71XX_MISC_IRQ_UART    (AR71XX_MISC_IRQ_BASE + 3)
98#define AR71XX_MISC_IRQ_WDOG    (AR71XX_MISC_IRQ_BASE + 4)
99#define AR71XX_MISC_IRQ_PERFC   (AR71XX_MISC_IRQ_BASE + 5)
100#define AR71XX_MISC_IRQ_OHCI    (AR71XX_MISC_IRQ_BASE + 6)
101#define AR71XX_MISC_IRQ_DMA     (AR71XX_MISC_IRQ_BASE + 7)
102#define AR71XX_MISC_IRQ_TIMER2  (AR71XX_MISC_IRQ_BASE + 8)
103#define AR71XX_MISC_IRQ_TIMER3  (AR71XX_MISC_IRQ_BASE + 9)
104#define AR71XX_MISC_IRQ_TIMER4  (AR71XX_MISC_IRQ_BASE + 10)
105#define AR71XX_MISC_IRQ_DDR_PERF        (AR71XX_MISC_IRQ_BASE + 11)
106#define AR71XX_MISC_IRQ_ENET_LINK       (AR71XX_MISC_IRQ_BASE + 12)
107
108#define AR71XX_GPIO_IRQ(_x)     (AR71XX_GPIO_IRQ_BASE + (_x))
109
110#define AR71XX_PCI_IRQ_DEV0     (AR71XX_PCI_IRQ_BASE + 0)
111#define AR71XX_PCI_IRQ_DEV1     (AR71XX_PCI_IRQ_BASE + 1)
112#define AR71XX_PCI_IRQ_DEV2     (AR71XX_PCI_IRQ_BASE + 2)
113#define AR71XX_PCI_IRQ_CORE     (AR71XX_PCI_IRQ_BASE + 4)
114
115extern u32 ar71xx_ahb_freq;
116extern u32 ar71xx_cpu_freq;
117extern u32 ar71xx_ddr_freq;
118extern u32 ar71xx_ref_freq;
119
120enum ar71xx_soc_type {
121        AR71XX_SOC_UNKNOWN,
122        AR71XX_SOC_AR7130,
123        AR71XX_SOC_AR7141,
124        AR71XX_SOC_AR7161,
125        AR71XX_SOC_AR7240,
126        AR71XX_SOC_AR7241,
127        AR71XX_SOC_AR7242,
128        AR71XX_SOC_AR9130,
129        AR71XX_SOC_AR9132,
130        AR71XX_SOC_AR9341,
131        AR71XX_SOC_AR9342,
132        AR71XX_SOC_AR9344,
133};
134
135extern enum ar71xx_soc_type ar71xx_soc;
136
137/*
138 * PLL block
139 */
140#define AR71XX_PLL_REG_CPU_CONFIG       0x00
141#define AR71XX_PLL_REG_SEC_CONFIG       0x04
142#define AR71XX_PLL_REG_ETH0_INT_CLOCK   0x10
143#define AR71XX_PLL_REG_ETH1_INT_CLOCK   0x14
144
145#define AR71XX_PLL_DIV_SHIFT            3
146#define AR71XX_PLL_DIV_MASK             0x1f
147#define AR71XX_CPU_DIV_SHIFT            16
148#define AR71XX_CPU_DIV_MASK             0x3
149#define AR71XX_DDR_DIV_SHIFT            18
150#define AR71XX_DDR_DIV_MASK             0x3
151#define AR71XX_AHB_DIV_SHIFT            20
152#define AR71XX_AHB_DIV_MASK             0x7
153
154#define AR71XX_ETH0_PLL_SHIFT           17
155#define AR71XX_ETH1_PLL_SHIFT           19
156
157#define AR724X_PLL_REG_CPU_CONFIG       0x00
158#define AR724X_PLL_REG_PCIE_CONFIG      0x18
159
160#define AR724X_PLL_DIV_SHIFT            0
161#define AR724X_PLL_DIV_MASK             0x3ff
162#define AR724X_PLL_REF_DIV_SHIFT        10
163#define AR724X_PLL_REF_DIV_MASK         0xf
164#define AR724X_AHB_DIV_SHIFT            19
165#define AR724X_AHB_DIV_MASK             0x1
166#define AR724X_DDR_DIV_SHIFT            22
167#define AR724X_DDR_DIV_MASK             0x3
168
169#define AR91XX_PLL_REG_CPU_CONFIG       0x00
170#define AR91XX_PLL_REG_ETH_CONFIG       0x04
171#define AR91XX_PLL_REG_ETH0_INT_CLOCK   0x14
172#define AR91XX_PLL_REG_ETH1_INT_CLOCK   0x18
173
174#define AR91XX_PLL_DIV_SHIFT            0
175#define AR91XX_PLL_DIV_MASK             0x3ff
176#define AR91XX_DDR_DIV_SHIFT            22
177#define AR91XX_DDR_DIV_MASK             0x3
178#define AR91XX_AHB_DIV_SHIFT            19
179#define AR91XX_AHB_DIV_MASK             0x1
180
181#define AR91XX_ETH0_PLL_SHIFT           20
182#define AR91XX_ETH1_PLL_SHIFT           22
183
184#define AR934X_PLL_REG_CPU_CONFIG       0x00
185#define AR934X_PLL_REG_DDR_CTRL_CLOCK   0x8
186
187#define AR934X_CPU_PLL_CFG_OUTDIV_MSB   21
188#define AR934X_CPU_PLL_CFG_OUTDIV_LSB   19
189#define AR934X_CPU_PLL_CFG_OUTDIV_MASK  0x00380000
190
191#define AR934X_CPU_PLL_CFG_OUTDIV_GET(x)                \
192        (((x) & AR934X_CPU_PLL_CFG_OUTDIV_MASK) >>      \
193        AR934X_CPU_PLL_CFG_OUTDIV_LSB)
194
195#define AR934X_DDR_PLL_CFG_OUTDIV_MSB   25
196#define AR934X_DDR_PLL_CFG_OUTDIV_LSB   23
197#define AR934X_DDR_PLL_CFG_OUTDIV_MASK  0x03800000
198
199#define AR934X_DDR_PLL_CFG_OUTDIV_GET(x)                \
200        (((x) & AR934X_DDR_PLL_CFG_OUTDIV_MASK) >>      \
201        AR934X_DDR_PLL_CFG_OUTDIV_LSB)
202
203#define AR934X_DDR_PLL_CFG_OUTDIV_SET(x)                \
204        (((x) << AR934X_DDR_PLL_CFG_OUTDIV_LSB) &       \
205        AR934X_DDR_PLL_CFG_OUTDIV_MASK)
206
207#define AR934X_CPU_PLL_CFG_REFDIV_MSB   16
208#define AR934X_CPU_PLL_CFG_REFDIV_LSB   12
209#define AR934X_CPU_PLL_CFG_REFDIV_MASK  0x0001f000
210
211#define AR934X_CPU_PLL_CFG_REFDIV_GET(x)                \
212        (((x) & AR934X_CPU_PLL_CFG_REFDIV_MASK) >>      \
213        AR934X_CPU_PLL_CFG_REFDIV_LSB)
214
215#define AR934X_CPU_PLL_CFG_REFDIV_SET(x)                \
216        (((x) << AR934X_CPU_PLL_CFG_REFDIV_LSB) &       \
217        AR934X_CPU_PLL_CFG_REFDIV_MASK)
218
219#define AR934X_CPU_PLL_CFG_REFDIV_RESET 2
220
221#define AR934X_CPU_PLL_CFG_NINT_MSB     11
222#define AR934X_CPU_PLL_CFG_NINT_LSB     6
223#define AR934X_CPU_PLL_CFG_NINT_MASK    0x00000fc0
224
225#define AR934X_CPU_PLL_CFG_NINT_GET(x)                  \
226        (((x) & AR934X_CPU_PLL_CFG_NINT_MASK) >>        \
227        AR934X_CPU_PLL_CFG_NINT_LSB)
228
229#define AR934X_CPU_PLL_CFG_NINT_SET(x)                  \
230        (((x) << AR934X_CPU_PLL_CFG_NINT_LSB) &         \
231        AR934X_CPU_PLL_CFG_NINT_MASK)
232
233#define AR934X_CPU_PLL_CFG_NINT_RESET   20
234
235#define AR934X_CPU_PLL_CFG_NFRAC_MSB    5
236#define AR934X_CPU_PLL_CFG_NFRAC_LSB    0
237#define AR934X_CPU_PLL_CFG_NFRAC_MASK   0x0000003f
238
239#define AR934X_CPU_PLL_CFG_NFRAC_GET(x)         \
240        (((x) & AR934X_CPU_PLL_CFG_NFRAC_MASK) >>       \
241        AR934X_CPU_PLL_CFG_NFRAC_LSB)
242
243#define AR934X_CPU_PLL_CFG_NFRAC_SET(x)         \
244        (((x) << AR934X_CPU_PLL_CFG_NFRAC_LSB) &        \
245        AR934X_CPU_PLL_CFG_NFRAC_MASK)
246
247#define AR934X_DDR_PLL_CFG_REFDIV_MSB   20
248#define AR934X_DDR_PLL_CFG_REFDIV_LSB   16
249#define AR934X_DDR_PLL_CFG_REFDIV_MASK  0x001f0000
250
251#define AR934X_DDR_PLL_CFG_REFDIV_GET(x)                \
252        (((x) & AR934X_DDR_PLL_CFG_REFDIV_MASK) >>      \
253        AR934X_DDR_PLL_CFG_REFDIV_LSB)
254
255#define AR934X_DDR_PLL_CFG_REFDIV_SET(x)                \
256        (((x) << AR934X_DDR_PLL_CFG_REFDIV_LSB) &       \
257        AR934X_DDR_PLL_CFG_REFDIV_MASK)
258
259#define AR934X_DDR_PLL_CFG_REFDIV_RESET 2
260
261#define AR934X_DDR_PLL_CFG_NINT_MSB     15
262#define AR934X_DDR_PLL_CFG_NINT_LSB     10
263#define AR934X_DDR_PLL_CFG_NINT_MASK    0x0000fc00
264
265#define AR934X_DDR_PLL_CFG_NINT_GET(x)                  \
266        (((x) & AR934X_DDR_PLL_CFG_NINT_MASK) >>        \
267        AR934X_DDR_PLL_CFG_NINT_LSB)
268
269#define AR934X_DDR_PLL_CFG_NINT_SET(x)                  \
270        (((x) << AR934X_DDR_PLL_CFG_NINT_LSB) &         \
271        AR934X_DDR_PLL_CFG_NINT_MASK)
272
273#define AR934X_DDR_PLL_CFG_NINT_RESET   20
274
275#define AR934X_DDR_PLL_CFG_NFRAC_MSB    9
276#define AR934X_DDR_PLL_CFG_NFRAC_LSB    0
277#define AR934X_DDR_PLL_CFG_NFRAC_MASK   0x000003ff
278
279#define AR934X_DDR_PLL_CFG_NFRAC_GET(x)         \
280        (((x) & AR934X_DDR_PLL_CFG_NFRAC_MASK) >>       \
281        AR934X_DDR_PLL_CFG_NFRAC_LSB)
282
283#define AR934X_DDR_PLL_CFG_NFRAC_SET(x)         \
284        (((x) << AR934X_DDR_PLL_CFG_NFRAC_LSB) &        \
285        AR934X_DDR_PLL_CFG_NFRAC_MASK)
286
287#define AR934X_DDR_PLL_CFG_NFRAC_RESET  512
288
289#define AR934X_CPU_DDR_CLK_CTRL_AHB_POST_DIV_MSB        19
290#define AR934X_CPU_DDR_CLK_CTRL_AHB_POST_DIV_LSB        15
291#define AR934X_CPU_DDR_CLK_CTRL_AHB_POST_DIV_MASK       0x000f8000
292
293#define AR934X_CPU_DDR_CLK_CTRL_AHB_POST_DIV_GET(x)             \
294        (((x) & AR934X_CPU_DDR_CLK_CTRL_AHB_POST_DIV_MASK) >>   \
295        AR934X_CPU_DDR_CLK_CTRL_AHB_POST_DIV_LSB)
296
297#define AR934X_CPU_DDR_CLK_CTRL_AHB_POST_DIV_SET(x)             \
298        (((x) << AR934X_CPU_DDR_CLK_CTRL_AHB_POST_DIV_LSB) &    \
299        AR934X_CPU_DDR_CLK_CTRL_AHB_POST_DIV_MASK)
300
301#define AR934X_CPU_DDR_CLK_CTRL_AHB_POST_DIV_RESET              0
302
303#define AR934X_CPU_DDR_CLK_CTRL_DDR_POST_DIV_MSB        14
304#define AR934X_CPU_DDR_CLK_CTRL_DDR_POST_DIV_LSB        10
305#define AR934X_CPU_DDR_CLK_CTRL_DDR_POST_DIV_MASK       0x00007c00
306
307#define AR934X_CPU_DDR_CLK_CTRL_DDR_POST_DIV_GET(x)             \
308        (((x) & AR934X_CPU_DDR_CLK_CTRL_DDR_POST_DIV_MASK) >>   \
309        AR934X_CPU_DDR_CLK_CTRL_DDR_POST_DIV_LSB)
310
311#define AR934X_CPU_DDR_CLK_CTRL_DDR_POST_DIV_SET(x)             \
312        (((x) << AR934X_CPU_DDR_CLK_CTRL_DDR_POST_DIV_LSB) &    \
313        AR934X_CPU_DDR_CLK_CTRL_DDR_POST_DIV_MASK)
314
315#define AR934X_CPU_DDR_CLK_CTRL_DDR_POST_DIV_RESET      0
316
317#define AR934X_CPU_DDR_CLK_CTRL_CPU_POST_DIV_MSB        9
318#define AR934X_CPU_DDR_CLK_CTRL_CPU_POST_DIV_LSB        5
319#define AR934X_CPU_DDR_CLK_CTRL_CPU_POST_DIV_MASK       0x000003e0
320
321#define AR934X_CPU_DDR_CLK_CTRL_CPU_POST_DIV_GET(x)             \
322        (((x) & AR934X_CPU_DDR_CLK_CTRL_CPU_POST_DIV_MASK) >>   \
323        AR934X_CPU_DDR_CLK_CTRL_CPU_POST_DIV_LSB)
324
325#define AR934X_CPU_DDR_CLK_CTRL_CPU_POST_DIV_SET(x)             \
326        (((x) << AR934X_CPU_DDR_CLK_CTRL_CPU_POST_DIV_LSB) &    \
327        AR934X_CPU_DDR_CLK_CTRL_CPU_POST_DIV_MASK)
328
329#define AR934X_CPU_DDR_CLK_CTRL_CPU_POST_DIV_RESET      0
330
331#define AR934X_CPU_DDR_CLK_CTRL_AHBCLK_FROM_DDRPLL_MSB  24
332#define AR934X_CPU_DDR_CLK_CTRL_AHBCLK_FROM_DDRPLL_LSB  24
333#define AR934X_CPU_DDR_CLK_CTRL_AHBCLK_FROM_DDRPLL_MASK 0x01000000
334
335#define AR934X_CPU_DDR_CLK_CTRL_AHBCLK_FROM_DDRPLL_GET(x)       \
336        (((x) & AR934X_CPU_DDR_CLK_CTRL_AHBCLK_FROM_DDRPLL_MASK) >> \
337        AR934X_CPU_DDR_CLK_CTRL_AHBCLK_FROM_DDRPLL_LSB)
338
339#define AR934X_CPU_DDR_CLK_CTRL_AHBCLK_FROM_DDRPLL_SET(x)       \
340        (((x) << AR934X_CPU_DDR_CLK_CTRL_AHBCLK_FROM_DDRPLL_LSB) & \
341        AR934X_CPU_DDR_CLK_CTRL_AHBCLK_FROM_DDRPLL_MASK)
342
343#define AR934X_CPU_DDR_CLK_CTRL_AHBCLK_FROM_DDRPLL_RESET        1
344
345extern void __iomem *ar71xx_pll_base;
346
347static inline void ar71xx_pll_wr(unsigned reg, u32 val)
348{
349        __raw_writel(val, ar71xx_pll_base + reg);
350}
351
352static inline u32 ar71xx_pll_rr(unsigned reg)
353{
354        return __raw_readl(ar71xx_pll_base + reg);
355}
356
357/*
358 * USB_CONFIG block
359 */
360#define USB_CTRL_REG_FLADJ      0x00
361#define USB_CTRL_REG_CONFIG     0x04
362
363extern void __iomem *ar71xx_usb_ctrl_base;
364
365static inline void ar71xx_usb_ctrl_wr(unsigned reg, u32 val)
366{
367        __raw_writel(val, ar71xx_usb_ctrl_base + reg);
368}
369
370static inline u32 ar71xx_usb_ctrl_rr(unsigned reg)
371{
372        return __raw_readl(ar71xx_usb_ctrl_base + reg);
373}
374
375/*
376 * GPIO block
377 */
378#define GPIO_REG_OE             0x00
379#define GPIO_REG_IN             0x04
380#define GPIO_REG_OUT            0x08
381#define GPIO_REG_SET            0x0c
382#define GPIO_REG_CLEAR          0x10
383#define GPIO_REG_INT_MODE       0x14
384#define GPIO_REG_INT_TYPE       0x18
385#define GPIO_REG_INT_POLARITY   0x1c
386#define GPIO_REG_INT_PENDING    0x20
387#define GPIO_REG_INT_ENABLE     0x24
388#define GPIO_REG_FUNC           0x28
389
390#define AR71XX_GPIO_FUNC_STEREO_EN      BIT(17)
391#define AR71XX_GPIO_FUNC_SLIC_EN        BIT(16)
392#define AR71XX_GPIO_FUNC_SPI_CS2_EN     BIT(13)
393#define AR71XX_GPIO_FUNC_SPI_CS1_EN     BIT(12)
394#define AR71XX_GPIO_FUNC_UART_EN        BIT(8)
395#define AR71XX_GPIO_FUNC_USB_OC_EN      BIT(4)
396#define AR71XX_GPIO_FUNC_USB_CLK_EN     BIT(0)
397
398#define AR71XX_GPIO_COUNT       16
399
400#define AR724X_GPIO_FUNC_GE0_MII_CLK_EN         BIT(19)
401#define AR724X_GPIO_FUNC_SPI_EN                 BIT(18)
402#define AR724X_GPIO_FUNC_SPI_CS_EN2             BIT(14)
403#define AR724X_GPIO_FUNC_SPI_CS_EN1             BIT(13)
404#define AR724X_GPIO_FUNC_CLK_OBS5_EN            BIT(12)
405#define AR724X_GPIO_FUNC_CLK_OBS4_EN            BIT(11)
406#define AR724X_GPIO_FUNC_CLK_OBS3_EN            BIT(10)
407#define AR724X_GPIO_FUNC_CLK_OBS2_EN            BIT(9)
408#define AR724X_GPIO_FUNC_CLK_OBS1_EN            BIT(8)
409#define AR724X_GPIO_FUNC_ETH_SWITCH_LED4_EN     BIT(7)
410#define AR724X_GPIO_FUNC_ETH_SWITCH_LED3_EN     BIT(6)
411#define AR724X_GPIO_FUNC_ETH_SWITCH_LED2_EN     BIT(5)
412#define AR724X_GPIO_FUNC_ETH_SWITCH_LED1_EN     BIT(4)
413#define AR724X_GPIO_FUNC_ETH_SWITCH_LED0_EN     BIT(3)
414#define AR724X_GPIO_FUNC_UART_RTS_CTS_EN        BIT(2)
415#define AR724X_GPIO_FUNC_UART_EN                BIT(1)
416#define AR724X_GPIO_FUNC_JTAG_DISABLE           BIT(0)
417
418#define AR724X_GPIO_COUNT       18
419
420#define AR91XX_GPIO_FUNC_WMAC_LED_EN    BIT(22)
421#define AR91XX_GPIO_FUNC_EXP_PORT_CS_EN BIT(21)
422#define AR91XX_GPIO_FUNC_I2S_REFCLKEN   BIT(20)
423#define AR91XX_GPIO_FUNC_I2S_MCKEN      BIT(19)
424#define AR91XX_GPIO_FUNC_I2S1_EN        BIT(18)
425#define AR91XX_GPIO_FUNC_I2S0_EN        BIT(17)
426#define AR91XX_GPIO_FUNC_SLIC_EN        BIT(16)
427#define AR91XX_GPIO_FUNC_UART_RTSCTS_EN BIT(9)
428#define AR91XX_GPIO_FUNC_UART_EN        BIT(8)
429#define AR91XX_GPIO_FUNC_USB_CLK_EN     BIT(4)
430
431#define AR91XX_GPIO_COUNT       22
432
433#define AR934X_GPIO_FUNC_SPI_CS_1_EN    BIT(14)
434#define AR934X_GPIO_FUNC_SPI_CS_0_EN    BIT(13)
435
436#define AR934X_GPIO_COUNT               32
437#define AR934X_GPIO_FUNC_DDR_DQOE_EN    BIT(17)
438
439extern void __iomem *ar71xx_gpio_base;
440
441static inline void ar71xx_gpio_wr(unsigned reg, u32 value)
442{
443        __raw_writel(value, ar71xx_gpio_base + reg);
444}
445
446static inline u32 ar71xx_gpio_rr(unsigned reg)
447{
448        return __raw_readl(ar71xx_gpio_base + reg);
449}
450
451void ar71xx_gpio_init(void) __init;
452void ar71xx_gpio_function_enable(u32 mask);
453void ar71xx_gpio_function_disable(u32 mask);
454void ar71xx_gpio_function_setup(u32 set, u32 clear);
455
456/*
457 * DDR_CTRL block
458 */
459#define AR71XX_DDR_REG_PCI_WIN0         0x7c
460#define AR71XX_DDR_REG_PCI_WIN1         0x80
461#define AR71XX_DDR_REG_PCI_WIN2         0x84
462#define AR71XX_DDR_REG_PCI_WIN3         0x88
463#define AR71XX_DDR_REG_PCI_WIN4         0x8c
464#define AR71XX_DDR_REG_PCI_WIN5         0x90
465#define AR71XX_DDR_REG_PCI_WIN6         0x94
466#define AR71XX_DDR_REG_PCI_WIN7         0x98
467#define AR71XX_DDR_REG_FLUSH_GE0        0x9c
468#define AR71XX_DDR_REG_FLUSH_GE1        0xa0
469#define AR71XX_DDR_REG_FLUSH_USB        0xa4
470#define AR71XX_DDR_REG_FLUSH_PCI        0xa8
471
472#define AR724X_DDR_REG_FLUSH_GE0        0x7c
473#define AR724X_DDR_REG_FLUSH_GE1        0x80
474#define AR724X_DDR_REG_FLUSH_USB        0x84
475#define AR724X_DDR_REG_FLUSH_PCIE       0x88
476
477#define AR91XX_DDR_REG_FLUSH_GE0        0x7c
478#define AR91XX_DDR_REG_FLUSH_GE1        0x80
479#define AR91XX_DDR_REG_FLUSH_USB        0x84
480#define AR91XX_DDR_REG_FLUSH_WMAC       0x88
481
482#define AR934X_DDR_REG_FLUSH_GE0        0x9c
483#define AR934X_DDR_REG_FLUSH_GE1        0xa0
484#define AR934X_DDR_REG_FLUSH_USB        0xa4
485#define AR934X_DDR_REG_FLUSH_PCIE       0xa8
486
487
488#define PCI_WIN0_OFFS   0x10000000
489#define PCI_WIN1_OFFS   0x11000000
490#define PCI_WIN2_OFFS   0x12000000
491#define PCI_WIN3_OFFS   0x13000000
492#define PCI_WIN4_OFFS   0x14000000
493#define PCI_WIN5_OFFS   0x15000000
494#define PCI_WIN6_OFFS   0x16000000
495#define PCI_WIN7_OFFS   0x07000000
496
497extern void __iomem *ar71xx_ddr_base;
498
499static inline void ar71xx_ddr_wr(unsigned reg, u32 val)
500{
501        __raw_writel(val, ar71xx_ddr_base + reg);
502}
503
504static inline u32 ar71xx_ddr_rr(unsigned reg)
505{
506        return __raw_readl(ar71xx_ddr_base + reg);
507}
508
509void ar71xx_ddr_flush(u32 reg);
510
511/*
512 * PCI block
513 */
514#define AR71XX_PCI_CFG_BASE     (AR71XX_PCI_MEM_BASE + PCI_WIN7_OFFS + 0x10000)
515#define AR71XX_PCI_CFG_SIZE     0x100
516
517#define PCI_REG_CRP_AD_CBE      0x00
518#define PCI_REG_CRP_WRDATA      0x04
519#define PCI_REG_CRP_RDDATA      0x08
520#define PCI_REG_CFG_AD          0x0c
521#define PCI_REG_CFG_CBE         0x10
522#define PCI_REG_CFG_WRDATA      0x14
523#define PCI_REG_CFG_RDDATA      0x18
524#define PCI_REG_PCI_ERR         0x1c
525#define PCI_REG_PCI_ERR_ADDR    0x20
526#define PCI_REG_AHB_ERR         0x24
527#define PCI_REG_AHB_ERR_ADDR    0x28
528
529#define PCI_CRP_CMD_WRITE       0x00010000
530#define PCI_CRP_CMD_READ        0x00000000
531#define PCI_CFG_CMD_READ        0x0000000a
532#define PCI_CFG_CMD_WRITE       0x0000000b
533
534#define PCI_IDSEL_ADL_START     17
535
536#define AR724X_PCI_CFG_BASE     (AR71XX_PCI_MEM_BASE + 0x4000000)
537#define AR724X_PCI_CFG_SIZE     0x1000
538
539#define AR724X_PCI_REG_APP              0x00
540#define AR724X_PCI_REG_RESET            0x18
541#define AR724X_PCI_REG_INT_STATUS       0x4c
542#define AR724X_PCI_REG_INT_MASK         0x50
543
544#define AR724X_PCI_APP_LTSSM_ENABLE     BIT(0)
545#define AR724X_PCI_RESET_LINK_UP        BIT(0)
546
547#define AR724X_PCI_INT_DEV0             BIT(14)
548
549/*
550 * RESET block
551 */
552#define AR71XX_RESET_REG_TIMER                  0x00
553#define AR71XX_RESET_REG_TIMER_RELOAD           0x04
554#define AR71XX_RESET_REG_WDOG_CTRL              0x08
555#define AR71XX_RESET_REG_WDOG                   0x0c
556#define AR71XX_RESET_REG_MISC_INT_STATUS        0x10
557#define AR71XX_RESET_REG_MISC_INT_ENABLE        0x14
558#define AR71XX_RESET_REG_PCI_INT_STATUS         0x18
559#define AR71XX_RESET_REG_PCI_INT_ENABLE         0x1c
560#define AR71XX_RESET_REG_GLOBAL_INT_STATUS      0x20
561#define AR71XX_RESET_REG_RESET_MODULE           0x24
562#define AR71XX_RESET_REG_PERFC_CTRL             0x2c
563#define AR71XX_RESET_REG_PERFC0                 0x30
564#define AR71XX_RESET_REG_PERFC1                 0x34
565#define AR71XX_RESET_REG_REV_ID                 0x90
566
567#define AR91XX_RESET_REG_GLOBAL_INT_STATUS      0x18
568#define AR91XX_RESET_REG_RESET_MODULE           0x1c
569#define AR91XX_RESET_REG_PERF_CTRL              0x20
570#define AR91XX_RESET_REG_PERFC0                 0x24
571#define AR91XX_RESET_REG_PERFC1                 0x28
572
573#define AR724X_RESET_REG_RESET_MODULE           0x1c
574
575#define AR934X_RESET_REG_RESET_MODULE           0x1c
576#define AR934X_RESET_REG_BOOTSTRAP              0xb0
577/* 0 - 25MHz   1 - 40 MHz */
578#define AR934X_REF_CLK_40                       (1 << 4)
579
580#define WDOG_CTRL_LAST_RESET            BIT(31)
581#define WDOG_CTRL_ACTION_MASK           3
582#define WDOG_CTRL_ACTION_NONE           0       /* no action */
583#define WDOG_CTRL_ACTION_GPI            1       /* general purpose interrupt */
584#define WDOG_CTRL_ACTION_NMI            2       /* NMI */
585#define WDOG_CTRL_ACTION_FCR            3       /* full chip reset */
586
587#define MISC_INT_ENET_LINK              BIT(12)
588#define MISC_INT_DDR_PERF               BIT(11)
589#define MISC_INT_TIMER4         BIT(10)
590#define MISC_INT_TIMER3         BIT(9)
591#define MISC_INT_TIMER2         BIT(8)
592#define MISC_INT_DMA                    BIT(7)
593#define MISC_INT_OHCI                   BIT(6)
594#define MISC_INT_PERFC                  BIT(5)
595#define MISC_INT_WDOG                   BIT(4)
596#define MISC_INT_UART                   BIT(3)
597#define MISC_INT_GPIO                   BIT(2)
598#define MISC_INT_ERROR                  BIT(1)
599#define MISC_INT_TIMER                  BIT(0)
600
601#define PCI_INT_CORE                    BIT(4)
602#define PCI_INT_DEV2                    BIT(2)
603#define PCI_INT_DEV1                    BIT(1)
604#define PCI_INT_DEV0                    BIT(0)
605
606#define RESET_MODULE_EXTERNAL           BIT(28)
607#define RESET_MODULE_FULL_CHIP          BIT(24)
608#define RESET_MODULE_AMBA2WMAC          BIT(22)
609#define RESET_MODULE_CPU_NMI            BIT(21)
610#define RESET_MODULE_CPU_COLD           BIT(20)
611#define RESET_MODULE_DMA                BIT(19)
612#define RESET_MODULE_SLIC               BIT(18)
613#define RESET_MODULE_STEREO             BIT(17)
614#define RESET_MODULE_DDR                BIT(16)
615#define RESET_MODULE_GE1_MAC            BIT(13)
616#define RESET_MODULE_GE1_PHY            BIT(12)
617#define RESET_MODULE_USBSUS_OVERRIDE    BIT(10)
618#define RESET_MODULE_GE0_MAC            BIT(9)
619#define RESET_MODULE_GE0_PHY            BIT(8)
620#define RESET_MODULE_USB_OHCI_DLL       BIT(6)
621#define RESET_MODULE_USB_HOST           BIT(5)
622#define RESET_MODULE_USB_PHY            BIT(4)
623#define RESET_MODULE_USB_OHCI_DLL_7240  BIT(3)
624#define RESET_MODULE_PCI_BUS            BIT(1)
625#define RESET_MODULE_PCI_CORE           BIT(0)
626
627#define AR724X_RESET_GE1_MDIO           BIT(23)
628#define AR724X_RESET_GE0_MDIO           BIT(22)
629#define AR724X_RESET_PCIE_PHY_SERIAL    BIT(10)
630#define AR724X_RESET_PCIE_PHY           BIT(7)
631#define AR724X_RESET_PCIE               BIT(6)
632#define AR724X_RESET_USB_HOST           BIT(5)
633#define AR724X_RESET_USB_PHY            BIT(4)
634#define AR724X_RESET_USBSUS_OVERRIDE    BIT(3)
635
636#define REV_ID_MAJOR_MASK       0xfff0
637#define REV_ID_MAJOR_AR71XX     0x00a0
638#define REV_ID_MAJOR_AR913X     0x00b0
639#define REV_ID_MAJOR_AR7240     0x00c0
640#define REV_ID_MAJOR_AR7241     0x0100
641#define REV_ID_MAJOR_AR7242     0x1100
642#define REV_ID_MAJOR_AR9341     0x0120
643#define REV_ID_MAJOR_AR9342     0x1120
644#define REV_ID_MAJOR_AR9344     0x2120
645
646#define AR71XX_REV_ID_MINOR_MASK        0x3
647#define AR71XX_REV_ID_MINOR_AR7130      0x0
648#define AR71XX_REV_ID_MINOR_AR7141      0x1
649#define AR71XX_REV_ID_MINOR_AR7161      0x2
650#define AR71XX_REV_ID_REVISION_MASK     0x3
651#define AR71XX_REV_ID_REVISION_SHIFT    2
652
653#define AR91XX_REV_ID_MINOR_MASK        0x3
654#define AR91XX_REV_ID_MINOR_AR9130      0x0
655#define AR91XX_REV_ID_MINOR_AR9132      0x1
656#define AR91XX_REV_ID_REVISION_MASK     0x3
657#define AR91XX_REV_ID_REVISION_SHIFT    2
658
659#define AR724X_REV_ID_REVISION_MASK     0x3
660
661#define AR934X_REV_ID_REVISION_MASK     0xf
662
663extern void __iomem *ar71xx_reset_base;
664
665static inline void ar71xx_reset_wr(unsigned reg, u32 val)
666{
667        __raw_writel(val, ar71xx_reset_base + reg);
668}
669
670static inline u32 ar71xx_reset_rr(unsigned reg)
671{
672        return __raw_readl(ar71xx_reset_base + reg);
673}
674
675void ar71xx_device_stop(u32 mask);
676void ar71xx_device_start(u32 mask);
677int ar71xx_device_stopped(u32 mask);
678
679/*
680 * SPI block
681 */
682#define SPI_REG_FS              0x00    /* Function Select */
683#define SPI_REG_CTRL            0x04    /* SPI Control */
684#define SPI_REG_IOC             0x08    /* SPI I/O Control */
685#define SPI_REG_RDS             0x0c    /* Read Data Shift */
686
687#define SPI_FS_GPIO             BIT(0)  /* Enable GPIO mode */
688
689#define SPI_CTRL_RD             BIT(6)  /* Remap Disable */
690#define SPI_CTRL_DIV_MASK       0x3f
691
692#define SPI_IOC_DO              BIT(0)  /* Data Out pin */
693#define SPI_IOC_CLK             BIT(8)  /* CLK pin */
694#define SPI_IOC_CS(n)           BIT(16 + (n))
695#define SPI_IOC_CS0             SPI_IOC_CS(0)
696#define SPI_IOC_CS1             SPI_IOC_CS(1)
697#define SPI_IOC_CS2             SPI_IOC_CS(2)
698#define SPI_IOC_CS_ALL          (SPI_IOC_CS0 | SPI_IOC_CS1 | SPI_IOC_CS2)
699
700void ar71xx_flash_acquire(void);
701void ar71xx_flash_release(void);
702
703/*
704 * MII_CTRL block
705 */
706#define MII_REG_MII0_CTRL       0x00
707#define MII_REG_MII1_CTRL       0x04
708
709#define MII0_CTRL_IF_GMII       0
710#define MII0_CTRL_IF_MII        1
711#define MII0_CTRL_IF_RGMII      2
712#define MII0_CTRL_IF_RMII       3
713
714#define MII1_CTRL_IF_RGMII      0
715#define MII1_CTRL_IF_RMII       1
716
717#endif /* __ASSEMBLER__ */
718
719#endif /* __ASM_MACH_AR71XX_H */
Note: See TracBrowser for help on using the repository browser.