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2013-07-25T22:28:56+02:00 (3 years ago)
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blogic
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lantiq: update pcie driver

This is an intermediate commit until the new OF driver is functional.

Signed-off-by: John Crispin <blogic@…>

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  • trunk/target/linux/lantiq/patches-3.8/0030-MIPS-lantiq-add-pcie-driver.patch

    r36332 r37537  
    3737 create mode 100644 arch/mips/pci/ifxmips_pcie_vr9.h 
    3838 
    39 --- a/arch/mips/lantiq/Kconfig 
    40 +++ b/arch/mips/lantiq/Kconfig 
    41 @@ -18,6 +18,7 @@ config SOC_XWAY 
     39Index: linux-3.8.13/arch/mips/lantiq/Kconfig 
     40=================================================================== 
     41--- linux-3.8.13.orig/arch/mips/lantiq/Kconfig  2013-07-25 20:01:18.211262427 +0200 
     42+++ linux-3.8.13/arch/mips/lantiq/Kconfig       2013-07-25 20:01:18.399262431 +0200 
     43@@ -18,6 +18,7 @@ 
    4244        bool "XWAY" 
    4345        select SOC_TYPE_XWAY 
     
    4749 config SOC_FALCON 
    4850        bool "FALCON" 
    49 @@ -37,6 +38,15 @@ config PCI_LANTIQ 
     51@@ -37,6 +38,15 @@ 
    5052        bool "PCI Support" 
    5153        depends on SOC_XWAY && PCI 
     
    6365        bool "XRX200 PHY firmware loader" 
    6466        depends on SOC_XWAY 
    65 --- a/arch/mips/lantiq/xway/sysctrl.c 
    66 +++ b/arch/mips/lantiq/xway/sysctrl.c 
    67 @@ -377,6 +377,8 @@ void __init ltq_soc_init(void) 
     67Index: linux-3.8.13/arch/mips/lantiq/xway/sysctrl.c 
     68=================================================================== 
     69--- linux-3.8.13.orig/arch/mips/lantiq/xway/sysctrl.c   2013-07-25 20:01:18.375262431 +0200 
     70+++ linux-3.8.13/arch/mips/lantiq/xway/sysctrl.c        2013-07-25 20:01:18.399262431 +0200 
     71@@ -377,6 +377,8 @@ 
    6872                                PMU_PPE_EMA | PMU_PPE_TC | PMU_PPE_SLL01 | 
    6973                                PMU_PPE_QSB | PMU_PPE_TOP); 
     
    7478                clkdev_add_static(ltq_ar9_cpu_hz(), ltq_ar9_fpi_hz(), 
    7579                                ltq_ar9_fpi_hz(), CLOCK_250M); 
    76 --- a/arch/mips/pci/Makefile 
    77 +++ b/arch/mips/pci/Makefile 
    78 @@ -42,6 +42,8 @@ obj-$(CONFIG_SIBYTE_BCM1x80)  += pci-bcm1 
     80Index: linux-3.8.13/arch/mips/pci/Makefile 
     81=================================================================== 
     82--- linux-3.8.13.orig/arch/mips/pci/Makefile    2013-05-11 22:57:46.000000000 +0200 
     83+++ linux-3.8.13/arch/mips/pci/Makefile 2013-07-25 20:01:18.399262431 +0200 
     84@@ -42,6 +42,8 @@ 
    7985 obj-$(CONFIG_SNI_RM)           += fixup-sni.o ops-sni.o 
    8086 obj-$(CONFIG_LANTIQ)           += fixup-lantiq.o 
     
    8591 obj-$(CONFIG_TANBAC_TB0226)    += fixup-tb0226.o 
    8692 obj-$(CONFIG_TANBAC_TB0287)    += fixup-tb0287.o 
    87 --- /dev/null 
    88 +++ b/arch/mips/pci/fixup-lantiq-pcie.c 
     93Index: linux-3.8.13/arch/mips/pci/fixup-lantiq-pcie.c 
     94=================================================================== 
     95--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     96+++ linux-3.8.13/arch/mips/pci/fixup-lantiq-pcie.c      2013-07-25 20:01:18.403262431 +0200 
    8997@@ -0,0 +1,82 @@ 
    9098+/****************************************************************************** 
     
    130138+ 
    131139+ 
    132 +static void __devinit 
     140+static void 
    133141+ifx_pcie_fixup_resource(struct pci_dev *dev) 
    134142+{ 
     
    149157+DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_LANTIQ, PCI_VENDOR_ID_LANTIQ, ifx_pcie_fixup_resource); 
    150158+ 
    151 +static void __devinit 
     159+static void 
    152160+ifx_pcie_rc_class_early_fixup(struct pci_dev *dev) 
    153161+{ 
     
    170178+DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_LANTIQ, PCI_DEVICE_ID_LANTIQ_PCIE, 
    171179+     ifx_pcie_rc_class_early_fixup); 
    172 --- a/arch/mips/pci/fixup-lantiq.c 
    173 +++ b/arch/mips/pci/fixup-lantiq.c 
    174 @@ -11,6 +11,7 @@ 
     180Index: linux-3.8.13/arch/mips/pci/fixup-lantiq.c 
     181=================================================================== 
     182--- linux-3.8.13.orig/arch/mips/pci/fixup-lantiq.c      2013-05-11 22:57:46.000000000 +0200 
     183+++ linux-3.8.13/arch/mips/pci/fixup-lantiq.c   2013-07-25 20:46:47.227327456 +0200 
     184@@ -11,11 +11,12 @@ 
    175185  
    176186 int (*ltq_pci_plat_arch_init)(struct pci_dev *dev) = NULL; 
     
    180190 int pcibios_plat_dev_init(struct pci_dev *dev) 
    181191 { 
    182 @@ -28,6 +29,8 @@ int __init pcibios_map_irq(const struct 
     192        if (ltq_pci_plat_arch_init) 
     193-               return ltq_pci_plat_arch_init(dev); 
     194+               ltq_pci_plat_arch_init(dev); 
     195  
     196        if (ltq_pci_plat_dev_init) 
     197                return ltq_pci_plat_dev_init(dev); 
     198@@ -28,6 +29,8 @@ 
    183199        struct of_irq dev_irq; 
    184200        int irq; 
     
    189205                dev_err(&dev->dev, "trying to map irq for unknown slot:%d pin:%d\n", 
    190206                        slot, pin); 
    191 --- /dev/null 
    192 +++ b/arch/mips/pci/ifxmips_pci_common.h 
     207Index: linux-3.8.13/arch/mips/pci/ifxmips_pci_common.h 
     208=================================================================== 
     209--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     210+++ linux-3.8.13/arch/mips/pci/ifxmips_pci_common.h     2013-07-25 20:01:18.403262431 +0200 
    193211@@ -0,0 +1,57 @@ 
    194212+/****************************************************************************** 
     
    249267+#endif /* IFXMIPS_PCI_COMMON_H */ 
    250268+ 
    251 --- /dev/null 
    252 +++ b/arch/mips/pci/ifxmips_pcie.c 
    253 @@ -0,0 +1,1607 @@ 
    254 +/****************************************************************************** 
    255 +** 
    256 +** FILE NAME    : ifxmips_pcie.c 
    257 +** PROJECT      : IFX UEIP for VRX200 
    258 +** MODULES      : PCI MSI sub module 
    259 +** 
    260 +** DATE         : 02 Mar 2009 
    261 +** AUTHOR       : Lei Chuanhua 
    262 +** DESCRIPTION  : PCIe Root Complex Driver 
    263 +** COPYRIGHT    :       Copyright (c) 2009 
    264 +**                      Infineon Technologies AG 
    265 +**                      Am Campeon 1-12, 85579 Neubiberg, Germany 
    266 +** 
    267 +**    This program is free software; you can redistribute it and/or modify 
    268 +**    it under the terms of the GNU General Public License as published by 
    269 +**    the Free Software Foundation; either version 2 of the License, or 
    270 +**    (at your option) any later version. 
    271 +** HISTORY 
    272 +** $Version $Date        $Author         $Comment 
    273 +** 0.0.1    02 Mar,2009  Lei Chuanhua    Initial version 
    274 +*******************************************************************************/ 
    275 + /*! 
    276 +  \file ifxmips_pcie.c 
    277 +  \ingroup IFX_PCIE 
    278 +  \brief PCI express bus driver source file 
    279 +*/ 
     269Index: linux-3.8.13/arch/mips/pci/ifxmips_pcie.c 
     270=================================================================== 
     271--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     272+++ linux-3.8.13/arch/mips/pci/ifxmips_pcie.c   2013-07-25 20:01:18.403262431 +0200 
     273@@ -0,0 +1,1099 @@ 
     274+/* 
     275+ *  This program is free software; you can redistribute it and/or modify it 
     276+ *  under the terms of the GNU General Public License version 2 as published 
     277+ *  by the Free Software Foundation. 
     278+ * 
     279+ *  Copyright (C) 2009 Lei Chuanhua <chuanhua.lei@infineon.com> 
     280+ *  Copyright (C) 2013 John Crispin <blogic@openwrt.org> 
     281+ */ 
     282+ 
    280283+#include <linux/types.h> 
    281284+#include <linux/pci.h> 
     
    292295+#include "ifxmips_pcie_reg.h" 
    293296+ 
    294 +#define IFX_PCIE_VER_MAJOR          1 
    295 +#define IFX_PCIE_VER_MID            5 
    296 +#define IFX_PCIE_VER_MINOR          3 
    297 + 
    298297+/* Enable 32bit io due to its mem mapped io nature */ 
    299298+#define IFX_PCIE_ERROR_INT 
    300 +#define CONFIG_IFX_PCIE_1ST_CORE 
    301299+#define IFX_PCIE_IO_32BIT 
    302300+ 
     
    310308+#define IFX_REG_SET_BIT(_f, _r) \ 
    311309+       IFX_REG_W32((IFX_REG_R32((_r)) &~ (_f)) | (_f), (_r)) 
     310+ 
     311+#define IFX_PCIE_LTSSM_ENABLE_TIMEOUT 10 
    312312+ 
    313313+static DEFINE_SPINLOCK(ifx_pcie_lock); 
     
    342342+    }, 
    343343+ 
    344 +#ifdef CONFIG_IFX_PCIE_2ND_CORE 
    345 +    { 
    346 +        .ir_irq = { 
    347 +            .irq  = IFX_PCIE1_IR, 
    348 +            .name = "ifx_pcie_rc1", 
    349 +        }, 
    350 + 
    351 +        .legacy_irq = { 
    352 +            { 
    353 +                .irq_bit = PCIE_IRN_INTA, 
    354 +                .irq     = IFX_PCIE1_INTA, 
    355 +            }, 
    356 +            { 
    357 +                .irq_bit = PCIE_IRN_INTB, 
    358 +                .irq     = IFX_PCIE1_INTB, 
    359 +            }, 
    360 +            { 
    361 +                .irq_bit = PCIE_IRN_INTC, 
    362 +                .irq     = IFX_PCIE1_INTC, 
    363 +            }, 
    364 +            { 
    365 +                .irq_bit = PCIE_IRN_INTD, 
    366 +                .irq     = IFX_PCIE1_INTD, 
    367 +            }, 
    368 +        }, 
    369 + 
    370 +    }, 
    371 +#endif /* CONFIG_IFX_PCIE_2ND_CORE */ 
    372344+}; 
    373345+ 
    374 +void  
    375 +ifx_pcie_debug(const char *fmt, ...) 
    376 +{ 
    377 +    static char buf[256] = {0};      /* XXX */ 
    378 +    va_list ap; 
    379 + 
    380 +    va_start(ap, fmt); 
    381 +    vsnprintf(buf, sizeof(buf), fmt, ap); 
    382 +    va_end(ap);  
    383 + 
    384 +    printk("%s", buf); 
    385 +} 
    386 + 
    387 +#ifdef IFX_PCI_PHY_DBG 
    388 +/* Generate hot reset, XXX must catpure to verify */ 
    389 +static INLINE void  
    390 +pcie_secondary_bus_reset(int pcie_port) 
    391 +{ 
    392 +    int i; 
    393 +    u32 reg; 
    394 +#define IFX_PCIE_RESET_TIME   20 
    395 + 
    396 +    /* Assert Secondary Bus Reset */ 
    397 +    reg = IFX_REG_R32(PCIE_INTRBCTRL(pcie_port)); 
    398 +    reg |= PCIE_INTRBCTRL_RST_SECONDARY_BUS; 
    399 +    IFX_REG_W32(reg, PCIE_INTRBCTRL(pcie_port)); 
    400 + 
    401 +    /* De-assert Secondary Bus Reset */ 
    402 +    reg &= ~PCIE_INTRBCTRL_RST_SECONDARY_BUS; 
    403 +    IFX_REG_W32(reg, PCIE_INTRBCTRL(pcie_port)); 
    404 + 
    405 +    /* XXX, wait at least 100 ms, then restore again */ 
    406 +    for (i = 0; i < IFX_PCIE_RESET_TIME; i++) { 
    407 +        mdelay(10); 
    408 +    } 
    409 +#undef IFX_PCIE_RESET_TIME 
    410 +} 
    411 + 
    412 +/* Error or L0s to L0 */ 
    413 +static INLINE int  
    414 +pcie_retrain_link(int pcie_port) 
    415 +{ 
    416 +    int i; 
    417 +    u32 reg; 
    418 +#define IFX_PCIE_RETRAIN_TIME  1000 
    419 + 
    420 +    reg = IFX_REG_R32(PCIE_LCTLSTS(pcie_port)); 
    421 +    reg |= PCIE_LCTLSTS_RETRIAN_LINK; 
    422 +    IFX_REG_W32(reg, PCIE_LCTLSTS(pcie_port)); 
    423 + 
    424 +    /* Wait for the link to come up */ 
    425 +    for (i = 0; i < IFX_PCIE_RETRAIN_TIME; i++) { 
    426 +        if (!(IFX_REG_R32(PCIE_LCTLSTS(pcie_port)) & PCIE_LCTLSTS_RETRAIN_PENDING)) { 
    427 +            break; 
    428 +        } 
    429 +        udelay(100); 
    430 +    } 
    431 +    if (i >= IFX_PCIE_RETRAIN_TIME) { 
    432 +        IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s retrain timeout\n", __func__); 
    433 +        return -1; 
    434 +    } 
    435 +    return 0; 
    436 +#undef IFX_PCIE_RETRAIN_TIME 
    437 +} 
    438 + 
    439 +static INLINE void  
    440 +pcie_disable_scrambling(int pcie_port) 
    441 +{ 
    442 +    u32 reg; 
    443 + 
    444 +    reg = IFX_REG_R32(PCIE_PLCR(pcie_port)); 
    445 +    reg |= PCIE_PLCR_SCRAMBLE_DISABLE; 
    446 +    IFX_REG_W32(reg, PCIE_PLCR(pcie_port)); 
    447 +} 
    448 +#endif /* IFX_PCI_PHY_DBG */ 
    449 + 
    450 +static INLINE int  
    451 +pcie_ltssm_enable(int pcie_port)  
    452 +{ 
    453 +    int i; 
    454 +#define IFX_PCIE_LTSSM_ENABLE_TIMEOUT 10 
    455 + 
    456 +    IFX_REG_W32(PCIE_RC_CCR_LTSSM_ENABLE, PCIE_RC_CCR(pcie_port)); /* Enable LTSSM */ 
    457 + 
    458 +    /* Wait for the link to come up */ 
    459 +    for (i = 0; i < IFX_PCIE_LTSSM_ENABLE_TIMEOUT; i++) { 
    460 +        if (!(IFX_REG_R32(PCIE_LCTLSTS(pcie_port)) & PCIE_LCTLSTS_RETRAIN_PENDING)) { 
    461 +            break; 
    462 +        } 
    463 +        udelay(10); 
    464 +    } 
    465 +    if (i >= IFX_PCIE_LTSSM_ENABLE_TIMEOUT) { 
    466 +        IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s link timeout!!!!!\n", __func__); 
    467 +        return -1; 
    468 +    } 
    469 +    return 0; 
    470 +#undef IFX_PCIE_LTSSM_ENABLE_TIMEOUT 
    471 +} 
    472 + 
    473 +static INLINE void  
    474 +pcie_ltssm_disable(int pcie_port)  
    475 +{ 
    476 +    IFX_REG_W32(0, PCIE_RC_CCR(pcie_port)); /* Disable LTSSM */ 
    477 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_RC_CCR 0x%08x\n",  
    478 +        __func__, IFX_REG_R32(PCIE_RC_CCR(pcie_port))); 
    479 +} 
    480 + 
    481 +static INLINE void 
    482 +pcie_ahb_bus_error_suppress(int pcie_port) 
    483 +{ 
    484 +    IFX_REG_W32(PCIE_AHB_CTRL_BUS_ERROR_SUPPRESS, PCIE_AHB_CTRL(pcie_port)); 
    485 +} 
    486 + 
    487 +static INLINE void  
    488 +pcie_status_register_clear(int pcie_port) 
    489 +{ 
    490 +   /* Clear the status register, XXX, seperate function */ 
    491 +    IFX_REG_W32(0, PCIE_RC_DR(pcie_port)); 
    492 +    IFX_REG_W32(0, PCIE_PCICMDSTS(pcie_port)); 
    493 +    IFX_REG_W32(0, PCIE_DCTLSTS(pcie_port)); 
    494 +    IFX_REG_W32(0, PCIE_LCTLSTS(pcie_port)); 
    495 +    IFX_REG_W32(0, PCIE_SLCTLSTS(pcie_port)); 
    496 +    IFX_REG_W32(0, PCIE_RSTS(pcie_port)); 
    497 +    IFX_REG_W32(0, PCIE_UES_R(pcie_port)); 
    498 +    IFX_REG_W32(0, PCIE_UEMR(pcie_port)); 
    499 +    IFX_REG_W32(0, PCIE_UESR(pcie_port)); 
    500 +    IFX_REG_W32(0, PCIE_CESR(pcie_port)); 
    501 +    IFX_REG_W32(0, PCIE_CEMR(pcie_port)); 
    502 +    IFX_REG_W32(0, PCIE_RESR(pcie_port)); 
    503 +    IFX_REG_W32(0, PCIE_PVCCRSR(pcie_port)); 
    504 +    IFX_REG_W32(0, PCIE_VC0_RSR0(pcie_port)); 
    505 +    IFX_REG_W32(0, PCIE_TPFCS(pcie_port)); 
    506 +    IFX_REG_W32(0, PCIE_TNPFCS(pcie_port)); 
    507 +    IFX_REG_W32(0, PCIE_TCFCS(pcie_port)); 
    508 +    IFX_REG_W32(0, PCIE_QSR(pcie_port)); 
    509 +    IFX_REG_W32(0, PCIE_IOBLSECS(pcie_port)); 
    510 +} 
    511 + 
    512 +static inline int  
    513 +ifx_pcie_link_up(int pcie_port) 
     346+void ifx_pcie_debug(const char *fmt, ...) 
     347+{ 
     348+       static char buf[256] = {0};      /* XXX */ 
     349+       va_list ap; 
     350+ 
     351+       va_start(ap, fmt); 
     352+       vsnprintf(buf, sizeof(buf), fmt, ap); 
     353+       va_end(ap); 
     354+ 
     355+       printk("%s", buf); 
     356+} 
     357+ 
     358+ 
     359+static inline int pcie_ltssm_enable(int pcie_port) 
     360+{ 
     361+       int i; 
     362+ 
     363+       /* Enable LTSSM */ 
     364+       IFX_REG_W32(PCIE_RC_CCR_LTSSM_ENABLE, PCIE_RC_CCR(pcie_port)); 
     365+ 
     366+       /* Wait for the link to come up */ 
     367+       for (i = 0; i < IFX_PCIE_LTSSM_ENABLE_TIMEOUT; i++) { 
     368+               if (!(IFX_REG_R32(PCIE_LCTLSTS(pcie_port)) & PCIE_LCTLSTS_RETRAIN_PENDING)) 
     369+                       return 0; 
     370+               udelay(10); 
     371+       } 
     372+ 
     373+       printk("%s link timeout!!!!!\n", __func__); 
     374+       return -1; 
     375+} 
     376+ 
     377+static inline void pcie_status_register_clear(int pcie_port) 
     378+{ 
     379+       IFX_REG_W32(0, PCIE_RC_DR(pcie_port)); 
     380+       IFX_REG_W32(0, PCIE_PCICMDSTS(pcie_port)); 
     381+       IFX_REG_W32(0, PCIE_DCTLSTS(pcie_port)); 
     382+       IFX_REG_W32(0, PCIE_LCTLSTS(pcie_port)); 
     383+       IFX_REG_W32(0, PCIE_SLCTLSTS(pcie_port)); 
     384+       IFX_REG_W32(0, PCIE_RSTS(pcie_port)); 
     385+       IFX_REG_W32(0, PCIE_UES_R(pcie_port)); 
     386+       IFX_REG_W32(0, PCIE_UEMR(pcie_port)); 
     387+       IFX_REG_W32(0, PCIE_UESR(pcie_port)); 
     388+       IFX_REG_W32(0, PCIE_CESR(pcie_port)); 
     389+       IFX_REG_W32(0, PCIE_CEMR(pcie_port)); 
     390+       IFX_REG_W32(0, PCIE_RESR(pcie_port)); 
     391+       IFX_REG_W32(0, PCIE_PVCCRSR(pcie_port)); 
     392+       IFX_REG_W32(0, PCIE_VC0_RSR0(pcie_port)); 
     393+       IFX_REG_W32(0, PCIE_TPFCS(pcie_port)); 
     394+       IFX_REG_W32(0, PCIE_TNPFCS(pcie_port)); 
     395+       IFX_REG_W32(0, PCIE_TCFCS(pcie_port)); 
     396+       IFX_REG_W32(0, PCIE_QSR(pcie_port)); 
     397+       IFX_REG_W32(0, PCIE_IOBLSECS(pcie_port)); 
     398+} 
     399+ 
     400+static inline int ifx_pcie_link_up(int pcie_port) 
    514401+{ 
    515402+    return (IFX_REG_R32(PCIE_PHY_SR(pcie_port)) & PCIE_PHY_SR_PHY_LINK_UP) ? 1 : 0; 
    516403+} 
    517404+ 
    518 +#ifdef IFX_PCIE_DBG 
    519 +static void  
    520 +pcie_status_registers_dump(int pcie_port) 
    521 +{ 
    522 +    printk(KERN_INFO "PCIe_PCICMDSTS: 0x%08x\n", IFX_REG_R32(PCIE_PCICMDSTS(pcie_port))); 
    523 +    printk(KERN_INFO "PCIe_RC_DR:     0x%08x\n", IFX_REG_R32(PCIE_RC_DR(pcie_port))); 
    524 +    printk(KERN_INFO "PCIe_DCTLSTS:   0x%08x\n", IFX_REG_R32(PCIE_DCTLSTS(pcie_port))); 
    525 +    printk(KERN_INFO "PCIe_LCTLSTS:   0x%08x\n", IFX_REG_R32(PCIE_LCTLSTS(pcie_port))); 
    526 +    printk(KERN_INFO "PCIe_SLCTLSTS:  0x%08x\n", IFX_REG_R32(PCIE_SLCTLSTS(pcie_port))); 
    527 +    printk(KERN_INFO "PCIe_RSTS:      0x%08x\n", IFX_REG_R32(PCIE_RSTS(pcie_port))); 
    528 +    printk(KERN_INFO "PCIe_UES_R:     0x%08x\n", IFX_REG_R32(PCIE_UES_R(pcie_port))); 
    529 +    printk(KERN_INFO "PCIe_UEMR:      0x%08x\n", IFX_REG_R32(PCIE_UEMR(pcie_port))); 
    530 +    printk(KERN_INFO "PCIe_UESR:      0x%08x\n", IFX_REG_R32(PCIE_UESR(pcie_port))); 
    531 +    printk(KERN_INFO "PCIe_CESR:      0x%08x\n", IFX_REG_R32(PCIE_CESR(pcie_port))); 
    532 +    printk(KERN_INFO "PCIe_CEMR:      0x%08x\n", IFX_REG_R32(PCIE_CEMR(pcie_port))); 
    533 +    printk(KERN_INFO "PCIe_RESR:      0x%08x\n", IFX_REG_R32(PCIE_RESR(pcie_port))); 
    534 +    printk(KERN_INFO "PCIe_ESIR:      0x%08x\n", IFX_REG_R32(PCIE_ESIR(pcie_port))); 
    535 +    printk(KERN_INFO "PCIe_PVCCRSR:   0x%08x\n", IFX_REG_R32(PCIE_PVCCRSR(pcie_port))); 
    536 +    printk(KERN_INFO "PCIe_VC0_RSR0:  0x%08x\n", IFX_REG_R32(PCIE_VC0_RSR0(pcie_port))); 
    537 +    printk(KERN_INFO "PCIe_TPFCS:     0x%08x\n", IFX_REG_R32(PCIE_TPFCS(pcie_port))); 
    538 +    printk(KERN_INFO "PCIe_TNPFCS:    0x%08x\n", IFX_REG_R32(PCIE_TNPFCS(pcie_port))); 
    539 +    printk(KERN_INFO "PCIe_TCFCS:     0x%08x\n", IFX_REG_R32(PCIE_TCFCS(pcie_port))); 
    540 +    printk(KERN_INFO "PCIe_QSR:       0x%08x\n", IFX_REG_R32(PCIE_QSR(pcie_port))); 
    541 +    printk(KERN_INFO "PCIe_VCTAR1:    0x%08x\n", IFX_REG_R32(PCIE_VCTAR1(pcie_port))); 
    542 +    printk(KERN_INFO "PCIe_VCTAR2:    0x%08x\n", IFX_REG_R32(PCIE_VCTAR2(pcie_port))); 
    543 +    printk(KERN_INFO "PCIe_IOBLSECS:  0x%08x\n", IFX_REG_R32(PCIE_IOBLSECS(pcie_port))); 
    544 +    printk(KERN_INFO "PCIe_ALTRT:     0x%08x\n", IFX_REG_R32(PCIE_ALTRT(pcie_port))); 
    545 +    printk(KERN_INFO "PCIe_SNR:       0x%08x\n", IFX_REG_R32(PCIE_SNR(pcie_port))); 
    546 +    printk(KERN_INFO "PCIe_DBR0:      0x%08x\n", IFX_REG_R32(PCIE_DBR0(pcie_port))); 
    547 +    printk(KERN_INFO "PCIe_DBR1:      0x%08x\n", IFX_REG_R32(PCIE_DBR1(pcie_port))); 
    548 +} 
    549 + 
    550 +static void  
    551 +pcie_post_dump(int pcie_port) 
    552 +{ 
    553 +    printk(KERN_INFO "PCIe_PCICMDSTS:  0x%08x\n", IFX_REG_R32(PCIE_PCICMDSTS(pcie_port))); 
    554 +    printk(KERN_INFO "PCIe_MBML:       0x%08x\n", IFX_REG_R32(PCIE_MBML(pcie_port))); 
    555 +    printk(KERN_INFO "PCIe_PBML:       0x%08x\n", IFX_REG_R32(PCIE_PMBL(pcie_port))); 
    556 +    printk(KERN_INFO "PCIe_IOBLSECS:   0x%08x\n", IFX_REG_R32(PCIE_IOBLSECS(pcie_port))); 
    557 +    printk(KERN_INFO "PCIe_IO_BANDL:   0x%08x\n", IFX_REG_R32(PCIE_IO_BANDL(pcie_port))); 
    558 +    printk(KERN_INFO "PCIe_INTRBCTRL:  0x%08x\n", IFX_REG_R32(PCIE_INTRBCTRL(pcie_port))); 
    559 +    printk(KERN_INFO "Power State:     D%1d\n", IFX_REG_R32(PCIE_PM_CSR(pcie_port)) & PCIE_PM_CSR_POWER_STATE); 
    560 +    printk(KERN_INFO "Negotiated Link Width: %d\n", MS(IFX_REG_R32(PCIE_LCTLSTS(pcie_port)), PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH)); 
    561 +    printk(KERN_INFO "Number of VCs:    %d\n", IFX_REG_R32(PCIE_PVC1(pcie_port)) & PCIE_PVC1_EXT_VC_CNT); 
    562 +    printk(KERN_INFO "Low-priority VCs: %d\n", MS(IFX_REG_R32(PCIE_PVC1(pcie_port)), PCIE_PVC1_LOW_PRI_EXT_VC_CNT)); 
    563 +    printk(KERN_INFO "VC Arbitration:   0x%08x\n", IFX_REG_R32(PCIE_PVC2(pcie_port)) & PCIE_PVC2_VC_ARB_WRR); 
    564 +    printk(KERN_INFO "Port Arbitration: 0x%08x\n", IFX_REG_R32(PCIE_VC0_RC(pcie_port)) & PCIE_VC0_RC_PORT_ARB); 
    565 + 
    566 +    if (ifx_pcie_link_up(pcie_port)) { 
    567 +        printk(KERN_INFO "PCIe PHY Link is UP\n"); 
    568 +    } 
    569 +    else { 
    570 +        printk(KERN_INFO "PCIe PHY Link is DOWN!\n"); 
    571 +    } 
    572 +    if ((IFX_REG_R32(PCIE_RC_DR(pcie_port)) & PCIE_RC_DR_DLL_UP)) { 
    573 +        printk(KERN_INFO "PCIe DLL is UP\n"); 
    574 +    } 
    575 +    else { 
    576 +        printk(KERN_INFO "PCIe DLL is DOWN!\n"); 
    577 +    } 
    578 + 
    579 +    if ((IFX_REG_R32(PCIE_LCTLSTS(pcie_port)) & PCIE_LCTLSTS_DLL_ACTIVE)) { 
    580 +        printk(KERN_INFO "PCIE_LCTLSTS in DL_Active state!\n"); 
    581 +    } 
    582 +    else { 
    583 +        printk(KERN_INFO "PCIE_LCTLSTS NOT in DL_Active state!\n"); 
    584 +    } 
    585 + } 
    586 +#endif /* IFX_PCIE_DBG */ 
    587 + 
    588 +/* XXX, this function is not needed in fact */ 
    589 +static INLINE void 
    590 +pcie_mem_io_setup(int pcie_port) 
     405+ 
     406+static inline void pcie_mem_io_setup(int pcie_port) 
    591407+{ 
    592408+    u32 reg; 
     
    602418+    IFX_REG_W32(reg, PCIE_MBML(pcie_port)); 
    603419+ 
    604 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_MBML: 0x%08x\n",  
    605 +        __func__, IFX_REG_R32(PCIE_MBML(pcie_port))); 
    606420+ 
    607421+#ifdef IFX_PCIE_PREFETCH_MEM_64BIT 
     
    618432+    IFX_REG_W32(IFX_REG_R32(PCIE_MBML(pcie_port)), PCIE_PMBL(pcie_port)); 
    619433+#endif  
    620 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_PMBL: 0x%08x\n", 
    621 +    __func__, IFX_REG_R32(PCIE_PMBL(pcie_port))); 
    622434+ 
    623435+    /* IO Address Range */ 
     
    629441+    IFX_REG_W32(reg, PCIE_IOBLSECS(pcie_port)); 
    630442+ 
    631 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_IOBLSECS: 0x%08x\n", 
    632 +        __func__, IFX_REG_R32(PCIE_IOBLSECS(pcie_port))); 
    633443+#ifdef IFX_PCIE_IO_32BIT 
    634444+    reg = SM((PCIE_IO_PHY_PORT_TO_END(pcie_port) >> 16), PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT) 
     
    636446+    IFX_REG_W32(reg, PCIE_IO_BANDL(pcie_port)); 
    637447+ 
    638 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_IO_BANDL: 0x%08x\n", 
    639 +        __func__, IFX_REG_R32(PCIE_IO_BANDL(pcie_port))); 
    640448+#endif /* IFX_PCIE_IO_32BIT */ 
    641449+} 
    642450+ 
    643 +static INLINE void 
    644 +pcie_msi_setup(int pcie_port) 
    645 +{ 
    646 +    u32 reg; 
    647 + 
    648 +    /* XXX, MSI stuff should only apply to EP */ 
    649 +    /* MSI Capability: Only enable 32-bit addresses */ 
    650 +    reg = IFX_REG_R32(PCIE_MCAPR(pcie_port)); 
    651 +    reg &= ~PCIE_MCAPR_ADDR64_CAP; 
    652 + 
    653 +    reg |= PCIE_MCAPR_MSI_ENABLE; 
    654 + 
    655 +    /* Disable multiple message */ 
    656 +    reg &= ~(PCIE_MCAPR_MULTI_MSG_CAP | PCIE_MCAPR_MULTI_MSG_ENABLE); 
    657 +    IFX_REG_W32(reg, PCIE_MCAPR(pcie_port)); 
    658 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_MCAPR: 0x%08x\n",  
    659 +        __func__, IFX_REG_R32(PCIE_MCAPR(pcie_port))); 
    660 +} 
    661 + 
    662 +static INLINE void 
    663 +pcie_pm_setup(int pcie_port) 
    664 +{ 
    665 +    u32 reg; 
    666 + 
    667 +    /* Enable PME, Soft reset enabled */ 
    668 +    reg = IFX_REG_R32(PCIE_PM_CSR(pcie_port)); 
    669 +    reg |= PCIE_PM_CSR_PME_ENABLE | PCIE_PM_CSR_SW_RST; 
    670 +    IFX_REG_W32(reg, PCIE_PM_CSR(pcie_port)); 
    671 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_PM_CSR: 0x%08x\n",  
    672 +        __func__, IFX_REG_R32(PCIE_PM_CSR(pcie_port))); 
    673 +} 
    674 + 
    675 +static INLINE void 
    676 +pcie_bus_setup(int pcie_port)  
    677 +{ 
    678 +    u32 reg; 
    679 + 
    680 +    reg = SM(0, PCIE_BNR_PRIMARY_BUS_NUM) | SM(1, PCIE_PNR_SECONDARY_BUS_NUM) | SM(0xFF, PCIE_PNR_SUB_BUS_NUM); 
    681 +    IFX_REG_W32(reg, PCIE_BNR(pcie_port)); 
    682 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_BNR: 0x%08x\n",  
    683 +        __func__, IFX_REG_R32(PCIE_BNR(pcie_port))); 
    684 +} 
    685 + 
    686 +static INLINE void 
     451+static inline void 
    687452+pcie_device_setup(int pcie_port) 
    688453+{ 
     
    697462+    reg &= ~(PCIE_DCAP_EP_L0S_LATENCY | PCIE_DCAP_EP_L1_LATENCY); 
    698463+    IFX_REG_W32(reg, PCIE_DCAP(pcie_port)); 
    699 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_DCAP: 0x%08x\n", 
    700 +        __func__, IFX_REG_R32(PCIE_DCAP(pcie_port))); 
    701464+ 
    702465+    /* Device control and status register */ 
     
    717480+ 
    718481+    IFX_REG_W32(reg, PCIE_DCTLSTS(pcie_port)); 
    719 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_DCTLSTS: 0x%08x\n", 
    720 +        __func__, IFX_REG_R32(PCIE_DCTLSTS(pcie_port))); 
    721 +} 
    722 + 
    723 +static INLINE void 
     482+} 
     483+ 
     484+static inline void 
    724485+pcie_link_setup(int pcie_port) 
    725486+{ 
     
    734495+    reg |= SM(3, PCIE_LCAP_L0S_EIXT_LATENCY); 
    735496+    IFX_REG_W32(reg, PCIE_LCAP(pcie_port)); 
    736 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_LCAP: 0x%08x\n", 
    737 +        __func__, IFX_REG_R32(PCIE_LCAP(pcie_port))); 
    738497+ 
    739498+    /* Link control and status register */ 
     
    768527+ 
    769528+    IFX_REG_W32(reg, PCIE_LCTLSTS(pcie_port)); 
    770 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_LCTLSTS: 0x%08x\n", 
    771 +        __func__, IFX_REG_R32(PCIE_LCTLSTS(pcie_port))); 
    772 +} 
    773 + 
    774 +static INLINE void 
    775 +pcie_error_setup(int pcie_port) 
    776 +{ 
    777 +    u32 reg; 
    778 + 
    779 +    /*  
    780 +     * Forward ERR_COR, ERR_NONFATAL, ERR_FATAL to the backbone  
    781 +     * Poisoned write TLPs and completions indicating poisoned TLPs will set the PCIe_PCICMDSTS.MDPE  
    782 +     */ 
    783 +    reg = IFX_REG_R32(PCIE_INTRBCTRL(pcie_port)); 
    784 +    reg |= PCIE_INTRBCTRL_SERR_ENABLE | PCIE_INTRBCTRL_PARITY_ERR_RESP_ENABLE; 
    785 + 
    786 +    IFX_REG_W32(reg, PCIE_INTRBCTRL(pcie_port)); 
    787 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_INTRBCTRL: 0x%08x\n", 
    788 +        __func__, IFX_REG_R32(PCIE_INTRBCTRL(pcie_port))); 
    789 + 
    790 +    /* Uncorrectable Error Mask Register, Unmask <enable> all bits in PCIE_UESR */ 
    791 +    reg = IFX_REG_R32(PCIE_UEMR(pcie_port)); 
    792 +    reg &= ~PCIE_ALL_UNCORRECTABLE_ERR; 
    793 +    IFX_REG_W32(reg, PCIE_UEMR(pcie_port)); 
    794 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_UEMR: 0x%08x\n", 
    795 +        __func__, IFX_REG_R32(PCIE_UEMR(pcie_port))); 
    796 + 
    797 +    /* Uncorrectable Error Severity Register, ALL errors are FATAL */ 
    798 +    IFX_REG_W32(PCIE_ALL_UNCORRECTABLE_ERR, PCIE_UESR(pcie_port)); 
    799 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_UESR: 0x%08x\n", 
    800 +        __func__, IFX_REG_R32(PCIE_UESR(pcie_port))); 
    801 + 
    802 +    /* Correctable Error Mask Register, unmask <enable> all bits */ 
    803 +    reg = IFX_REG_R32(PCIE_CEMR(pcie_port)); 
    804 +    reg &= ~PCIE_CORRECTABLE_ERR; 
    805 +    IFX_REG_W32(reg, PCIE_CEMR(pcie_port)); 
    806 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_CEMR: 0x%08x\n", 
    807 +        __func__, IFX_REG_R32(PCIE_CEMR(pcie_port))); 
    808 + 
    809 +    /* Advanced Error Capabilities and Control Registr */ 
    810 +    reg = IFX_REG_R32(PCIE_AECCR(pcie_port)); 
    811 +    reg |= PCIE_AECCR_ECRC_CHECK_EN | PCIE_AECCR_ECRC_GEN_EN; 
    812 +    IFX_REG_W32(reg, PCIE_AECCR(pcie_port)); 
    813 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_AECCR: 0x%08x\n", 
    814 +        __func__, IFX_REG_R32(PCIE_AECCR(pcie_port))); 
    815 + 
    816 +    /* Root Error Command Register, Report all types of errors */ 
    817 +    reg = IFX_REG_R32(PCIE_RECR(pcie_port)); 
    818 +    reg |= PCIE_RECR_ERR_REPORT_EN; 
    819 +    IFX_REG_W32(reg, PCIE_RECR(pcie_port)); 
    820 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_RECR: 0x%08x\n", 
    821 +        __func__, IFX_REG_R32(PCIE_RECR(pcie_port))); 
    822 + 
    823 +    /* Clear the Root status register */  
    824 +    reg = IFX_REG_R32(PCIE_RESR(pcie_port)); 
    825 +    IFX_REG_W32(reg, PCIE_RESR(pcie_port)); 
    826 +} 
    827 + 
    828 +static INLINE void 
    829 +pcie_root_setup(int pcie_port) 
    830 +{ 
    831 +    u32 reg; 
    832 + 
    833 +    /* Root control and capabilities register */ 
    834 +    reg = IFX_REG_R32(PCIE_RCTLCAP(pcie_port)); 
    835 +    reg |= PCIE_RCTLCAP_SERR_ENABLE | PCIE_RCTLCAP_PME_INT_EN; 
    836 +    IFX_REG_W32(reg, PCIE_RCTLCAP(pcie_port)); 
    837 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_RCTLCAP: 0x%08x\n", 
    838 +        __func__, IFX_REG_R32(PCIE_RCTLCAP(pcie_port))); 
    839 +} 
    840 + 
    841 +static INLINE void 
    842 +pcie_vc_setup(int pcie_port) 
    843 +{ 
    844 +    u32 reg; 
    845 + 
    846 +    /* Port VC Capability Register 2 */ 
    847 +    reg = IFX_REG_R32(PCIE_PVC2(pcie_port)); 
    848 +    reg &= ~PCIE_PVC2_VC_ARB_WRR; 
    849 +    reg |= PCIE_PVC2_VC_ARB_16P_FIXED_WRR; 
    850 +    IFX_REG_W32(reg, PCIE_PVC2(pcie_port)); 
    851 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_PVC2: 0x%08x\n", 
    852 +        __func__, IFX_REG_R32(PCIE_PVC2(pcie_port))); 
    853 + 
    854 +    /* VC0 Resource Capability Register */ 
    855 +    reg = IFX_REG_R32(PCIE_VC0_RC(pcie_port)); 
    856 +    reg &= ~PCIE_VC0_RC_REJECT_SNOOP; 
    857 +    IFX_REG_W32(reg, PCIE_VC0_RC(pcie_port)); 
    858 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_VC0_RC: 0x%08x\n", 
    859 +        __func__, IFX_REG_R32(PCIE_VC0_RC(pcie_port))); 
    860 +} 
    861 + 
    862 +static INLINE void 
    863 +pcie_port_logic_setup(int pcie_port) 
    864 +{ 
    865 +    u32 reg; 
    866 + 
    867 +    /* FTS number, default 12, increase to 63, may increase time from/to L0s to L0  */ 
    868 +    reg = IFX_REG_R32(PCIE_AFR(pcie_port)); 
    869 +    reg &= ~(PCIE_AFR_FTS_NUM | PCIE_AFR_COM_FTS_NUM); 
    870 +    reg |= SM(PCIE_AFR_FTS_NUM_DEFAULT, PCIE_AFR_FTS_NUM) 
    871 +        | SM(PCIE_AFR_FTS_NUM_DEFAULT, PCIE_AFR_COM_FTS_NUM); 
    872 +    /* L0s and L1 entry latency */ 
    873 +    reg &= ~(PCIE_AFR_L0S_ENTRY_LATENCY | PCIE_AFR_L1_ENTRY_LATENCY); 
    874 +    reg |= SM(PCIE_AFR_L0S_ENTRY_LATENCY_DEFAULT, PCIE_AFR_L0S_ENTRY_LATENCY) 
    875 +        | SM(PCIE_AFR_L1_ENTRY_LATENCY_DEFAULT, PCIE_AFR_L1_ENTRY_LATENCY); 
    876 +    IFX_REG_W32(reg, PCIE_AFR(pcie_port)); 
    877 + 
    878 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_AFR: 0x%08x\n", 
    879 +        __func__, IFX_REG_R32(PCIE_AFR(pcie_port))); 
    880 + 
    881 +    /* Port Link Control Register */ 
    882 +    reg = IFX_REG_R32(PCIE_PLCR(pcie_port)); 
    883 +    reg |= PCIE_PLCR_DLL_LINK_EN;  /* Enable the DLL link */ 
    884 +    IFX_REG_W32(reg, PCIE_PLCR(pcie_port)); 
    885 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_PLCR: 0x%08x\n", 
    886 +        __func__, IFX_REG_R32(PCIE_PLCR(pcie_port))); 
    887 + 
    888 +    /* Lane Skew Register */ 
    889 +    reg = IFX_REG_R32(PCIE_LSR(pcie_port)); 
    890 +    /* Enable ACK/NACK and FC */ 
    891 +    reg &= ~(PCIE_LSR_ACKNAK_DISABLE | PCIE_LSR_FC_DISABLE);  
    892 +    IFX_REG_W32(reg, PCIE_LSR(pcie_port)); 
    893 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_LSR: 0x%08x\n", 
    894 +        __func__, IFX_REG_R32(PCIE_LSR(pcie_port))); 
    895 + 
    896 +    /* Symbol Timer Register and Filter Mask Register 1 */ 
    897 +    reg = IFX_REG_R32(PCIE_STRFMR(pcie_port)); 
    898 + 
    899 +    /* Default SKP interval is very accurate already, 5us */ 
    900 +    /* Enable IO/CFG transaction */ 
    901 +    reg |= PCIE_STRFMR_RX_CFG_TRANS_ENABLE | PCIE_STRFMR_RX_IO_TRANS_ENABLE; 
    902 +    /* Disable FC WDT */ 
    903 +    reg &= ~PCIE_STRFMR_FC_WDT_DISABLE; 
    904 +    IFX_REG_W32(reg, PCIE_STRFMR(pcie_port)); 
    905 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_STRFMR: 0x%08x\n", 
    906 +        __func__, IFX_REG_R32(PCIE_STRFMR(pcie_port))); 
    907 + 
    908 +    /* Filter Masker Register 2 */ 
    909 +    reg = IFX_REG_R32(PCIE_FMR2(pcie_port)); 
    910 +    reg |= PCIE_FMR2_VENDOR_MSG1_PASSED_TO_TRGT1 | PCIE_FMR2_VENDOR_MSG0_PASSED_TO_TRGT1; 
    911 +    IFX_REG_W32(reg, PCIE_FMR2(pcie_port)); 
    912 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_FMR2: 0x%08x\n", 
    913 +        __func__, IFX_REG_R32(PCIE_FMR2(pcie_port))); 
    914 + 
    915 +    /* VC0 Completion Receive Queue Control Register */ 
    916 +    reg = IFX_REG_R32(PCIE_VC0_CRQCR(pcie_port)); 
    917 +    reg &= ~PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE; 
    918 +    reg |= SM(PCIE_VC0_TLP_QUEUE_MODE_BYPASS, PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE); 
    919 +    IFX_REG_W32(reg, PCIE_VC0_CRQCR(pcie_port)); 
    920 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_VC0_CRQCR: 0x%08x\n", 
    921 +        __func__, IFX_REG_R32(PCIE_VC0_CRQCR(pcie_port))); 
    922 +} 
    923 + 
    924 +static INLINE void  
    925 +pcie_rc_cfg_reg_setup(int pcie_port) 
    926 +{ 
    927 +    pcie_ltssm_disable(pcie_port); 
    928 +    pcie_mem_io_setup(pcie_port); 
    929 +    pcie_msi_setup(pcie_port); 
    930 +    pcie_pm_setup(pcie_port); 
    931 +    pcie_bus_setup(pcie_port); 
    932 +    pcie_device_setup(pcie_port); 
    933 +    pcie_link_setup(pcie_port); 
    934 +    pcie_error_setup(pcie_port); 
    935 +    pcie_root_setup(pcie_port); 
    936 +    pcie_vc_setup(pcie_port); 
    937 +    pcie_port_logic_setup(pcie_port); 
    938 +} 
    939 + 
    940 +static int  
    941 +ifx_pcie_wait_phy_link_up(int pcie_port) 
     529+} 
     530+ 
     531+static inline void pcie_error_setup(int pcie_port) 
     532+{ 
     533+       u32 reg; 
     534+ 
     535+       /*  
     536+       * Forward ERR_COR, ERR_NONFATAL, ERR_FATAL to the backbone  
     537+       * Poisoned write TLPs and completions indicating poisoned TLPs will set the PCIe_PCICMDSTS.MDPE  
     538+       */ 
     539+       reg = IFX_REG_R32(PCIE_INTRBCTRL(pcie_port)); 
     540+       reg |= PCIE_INTRBCTRL_SERR_ENABLE | PCIE_INTRBCTRL_PARITY_ERR_RESP_ENABLE; 
     541+ 
     542+       IFX_REG_W32(reg, PCIE_INTRBCTRL(pcie_port)); 
     543+ 
     544+       /* Uncorrectable Error Mask Register, Unmask <enable> all bits in PCIE_UESR */ 
     545+       reg = IFX_REG_R32(PCIE_UEMR(pcie_port)); 
     546+       reg &= ~PCIE_ALL_UNCORRECTABLE_ERR; 
     547+       IFX_REG_W32(reg, PCIE_UEMR(pcie_port)); 
     548+ 
     549+       /* Uncorrectable Error Severity Register, ALL errors are FATAL */ 
     550+       IFX_REG_W32(PCIE_ALL_UNCORRECTABLE_ERR, PCIE_UESR(pcie_port)); 
     551+ 
     552+       /* Correctable Error Mask Register, unmask <enable> all bits */ 
     553+       reg = IFX_REG_R32(PCIE_CEMR(pcie_port)); 
     554+       reg &= ~PCIE_CORRECTABLE_ERR; 
     555+       IFX_REG_W32(reg, PCIE_CEMR(pcie_port)); 
     556+ 
     557+       /* Advanced Error Capabilities and Control Registr */ 
     558+       reg = IFX_REG_R32(PCIE_AECCR(pcie_port)); 
     559+       reg |= PCIE_AECCR_ECRC_CHECK_EN | PCIE_AECCR_ECRC_GEN_EN; 
     560+       IFX_REG_W32(reg, PCIE_AECCR(pcie_port)); 
     561+ 
     562+       /* Root Error Command Register, Report all types of errors */ 
     563+       reg = IFX_REG_R32(PCIE_RECR(pcie_port)); 
     564+       reg |= PCIE_RECR_ERR_REPORT_EN; 
     565+       IFX_REG_W32(reg, PCIE_RECR(pcie_port)); 
     566+ 
     567+       /* Clear the Root status register */ 
     568+       reg = IFX_REG_R32(PCIE_RESR(pcie_port)); 
     569+       IFX_REG_W32(reg, PCIE_RESR(pcie_port)); 
     570+} 
     571+ 
     572+static inline void pcie_port_logic_setup(int pcie_port) 
     573+{ 
     574+       u32 reg; 
     575+ 
     576+       /* FTS number, default 12, increase to 63, may increase time from/to L0s to L0  */ 
     577+       reg = IFX_REG_R32(PCIE_AFR(pcie_port)); 
     578+       reg &= ~(PCIE_AFR_FTS_NUM | PCIE_AFR_COM_FTS_NUM); 
     579+       reg |= SM(PCIE_AFR_FTS_NUM_DEFAULT, PCIE_AFR_FTS_NUM) 
     580+               | SM(PCIE_AFR_FTS_NUM_DEFAULT, PCIE_AFR_COM_FTS_NUM); 
     581+       /* L0s and L1 entry latency */ 
     582+       reg &= ~(PCIE_AFR_L0S_ENTRY_LATENCY | PCIE_AFR_L1_ENTRY_LATENCY); 
     583+       reg |= SM(PCIE_AFR_L0S_ENTRY_LATENCY_DEFAULT, PCIE_AFR_L0S_ENTRY_LATENCY) 
     584+               | SM(PCIE_AFR_L1_ENTRY_LATENCY_DEFAULT, PCIE_AFR_L1_ENTRY_LATENCY); 
     585+       IFX_REG_W32(reg, PCIE_AFR(pcie_port)); 
     586+ 
     587+ 
     588+       /* Port Link Control Register */ 
     589+       reg = IFX_REG_R32(PCIE_PLCR(pcie_port)); 
     590+       reg |= PCIE_PLCR_DLL_LINK_EN;  /* Enable the DLL link */ 
     591+       IFX_REG_W32(reg, PCIE_PLCR(pcie_port)); 
     592+ 
     593+       /* Lane Skew Register */ 
     594+       reg = IFX_REG_R32(PCIE_LSR(pcie_port)); 
     595+       /* Enable ACK/NACK and FC */ 
     596+       reg &= ~(PCIE_LSR_ACKNAK_DISABLE | PCIE_LSR_FC_DISABLE); 
     597+       IFX_REG_W32(reg, PCIE_LSR(pcie_port)); 
     598+ 
     599+       /* Symbol Timer Register and Filter Mask Register 1 */ 
     600+       reg = IFX_REG_R32(PCIE_STRFMR(pcie_port)); 
     601+ 
     602+       /* Default SKP interval is very accurate already, 5us */ 
     603+       /* Enable IO/CFG transaction */ 
     604+       reg |= PCIE_STRFMR_RX_CFG_TRANS_ENABLE | PCIE_STRFMR_RX_IO_TRANS_ENABLE; 
     605+       /* Disable FC WDT */ 
     606+       reg &= ~PCIE_STRFMR_FC_WDT_DISABLE; 
     607+       IFX_REG_W32(reg, PCIE_STRFMR(pcie_port)); 
     608+ 
     609+       /* Filter Masker Register 2 */ 
     610+       reg = IFX_REG_R32(PCIE_FMR2(pcie_port)); 
     611+       reg |= PCIE_FMR2_VENDOR_MSG1_PASSED_TO_TRGT1 | PCIE_FMR2_VENDOR_MSG0_PASSED_TO_TRGT1; 
     612+       IFX_REG_W32(reg, PCIE_FMR2(pcie_port)); 
     613+ 
     614+       /* VC0 Completion Receive Queue Control Register */ 
     615+       reg = IFX_REG_R32(PCIE_VC0_CRQCR(pcie_port)); 
     616+       reg &= ~PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE; 
     617+       reg |= SM(PCIE_VC0_TLP_QUEUE_MODE_BYPASS, PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE); 
     618+       IFX_REG_W32(reg, PCIE_VC0_CRQCR(pcie_port)); 
     619+} 
     620+ 
     621+static inline void pcie_rc_cfg_reg_setup(int pcie_port) 
     622+{ 
     623+       u32 reg; 
     624+ 
     625+       /* Disable LTSSM */ 
     626+       IFX_REG_W32(0, PCIE_RC_CCR(pcie_port)); /* Disable LTSSM */ 
     627+ 
     628+       pcie_mem_io_setup(pcie_port); 
     629+ 
     630+       /* XXX, MSI stuff should only apply to EP */ 
     631+       /* MSI Capability: Only enable 32-bit addresses */ 
     632+       reg = IFX_REG_R32(PCIE_MCAPR(pcie_port)); 
     633+       reg &= ~PCIE_MCAPR_ADDR64_CAP; 
     634+ 
     635+       reg |= PCIE_MCAPR_MSI_ENABLE; 
     636+ 
     637+       /* Disable multiple message */ 
     638+       reg &= ~(PCIE_MCAPR_MULTI_MSG_CAP | PCIE_MCAPR_MULTI_MSG_ENABLE); 
     639+       IFX_REG_W32(reg, PCIE_MCAPR(pcie_port)); 
     640+ 
     641+ 
     642+       /* Enable PME, Soft reset enabled */ 
     643+       reg = IFX_REG_R32(PCIE_PM_CSR(pcie_port)); 
     644+       reg |= PCIE_PM_CSR_PME_ENABLE | PCIE_PM_CSR_SW_RST; 
     645+       IFX_REG_W32(reg, PCIE_PM_CSR(pcie_port)); 
     646+ 
     647+       /* setup the bus */ 
     648+       reg = SM(0, PCIE_BNR_PRIMARY_BUS_NUM) | SM(1, PCIE_PNR_SECONDARY_BUS_NUM) | SM(0xFF, PCIE_PNR_SUB_BUS_NUM); 
     649+       IFX_REG_W32(reg, PCIE_BNR(pcie_port)); 
     650+ 
     651+ 
     652+       pcie_device_setup(pcie_port); 
     653+       pcie_link_setup(pcie_port); 
     654+       pcie_error_setup(pcie_port); 
     655+ 
     656+       /* Root control and capabilities register */ 
     657+       reg = IFX_REG_R32(PCIE_RCTLCAP(pcie_port)); 
     658+       reg |= PCIE_RCTLCAP_SERR_ENABLE | PCIE_RCTLCAP_PME_INT_EN; 
     659+       IFX_REG_W32(reg, PCIE_RCTLCAP(pcie_port)); 
     660+ 
     661+       /* Port VC Capability Register 2 */ 
     662+       reg = IFX_REG_R32(PCIE_PVC2(pcie_port)); 
     663+       reg &= ~PCIE_PVC2_VC_ARB_WRR; 
     664+       reg |= PCIE_PVC2_VC_ARB_16P_FIXED_WRR; 
     665+       IFX_REG_W32(reg, PCIE_PVC2(pcie_port)); 
     666+ 
     667+       /* VC0 Resource Capability Register */ 
     668+       reg = IFX_REG_R32(PCIE_VC0_RC(pcie_port)); 
     669+       reg &= ~PCIE_VC0_RC_REJECT_SNOOP; 
     670+       IFX_REG_W32(reg, PCIE_VC0_RC(pcie_port)); 
     671+ 
     672+       pcie_port_logic_setup(pcie_port); 
     673+} 
     674+ 
     675+static int ifx_pcie_wait_phy_link_up(int pcie_port) 
    942676+{ 
    943677+#define IFX_PCIE_PHY_LINK_UP_TIMEOUT  1000 /* XXX, tunable */ 
     
    968702+    } 
    969703+    return 0; 
    970 +#undef IFX_PCIE_PHY_LINK_UP_TIMEOUT 
    971 +} 
    972 + 
    973 +static INLINE int 
    974 +pcie_app_loigc_setup(int pcie_port) 
    975 +{ 
    976 +#ifdef IFX_PCIE_PHY_DBG 
    977 +    pcie_disable_scrambling(pcie_port); 
    978 +#endif /* IFX_PCIE_PHY_DBG */ 
    979 +    pcie_ahb_bus_error_suppress(pcie_port); 
    980 + 
    981 +    /* Pull PCIe EP out of reset */ 
    982 +    pcie_device_rst_deassert(pcie_port); 
    983 + 
    984 +    /* Start LTSSM training between RC and EP */ 
    985 +    pcie_ltssm_enable(pcie_port); 
    986 + 
    987 +    /* Check PHY status after enabling LTSSM */ 
    988 +    if (ifx_pcie_wait_phy_link_up(pcie_port) != 0) { 
    989 +        return -1; 
    990 +    } 
    991 +    return 0; 
    992 +} 
    993 + 
    994 +/*  
    995 + * Must be done after ltssm due to based on negotiated link  
    996 + * width and payload size 
    997 + * Update the Replay Time Limit. Empirically, some PCIe  
    998 + * devices take a little longer to respond than expected under  
    999 + * load. As a workaround for this we configure the Replay Time  
    1000 + * Limit to the value expected for a 512 byte MPS instead of  
    1001 + * our actual 128 byte MPS. The numbers below are directly  
    1002 + * from the PCIe spec table 3-4/5.  
    1003 + */  
    1004 +static INLINE void 
    1005 +pcie_replay_time_update(int pcie_port) 
    1006 +{ 
    1007 +    u32 reg; 
    1008 +    int nlw; 
    1009 +    int rtl; 
    1010 + 
    1011 +    reg = IFX_REG_R32(PCIE_LCTLSTS(pcie_port)); 
    1012 + 
    1013 +    nlw = MS(reg, PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH); 
    1014 +    switch (nlw) { 
    1015 +        case PCIE_MAX_LENGTH_WIDTH_X1: 
    1016 +            rtl = 1677; 
    1017 +            break; 
    1018 +        case PCIE_MAX_LENGTH_WIDTH_X2: 
    1019 +            rtl = 867; 
    1020 +            break; 
    1021 +        case PCIE_MAX_LENGTH_WIDTH_X4: 
    1022 +            rtl = 462; 
    1023 +            break; 
    1024 +        case PCIE_MAX_LENGTH_WIDTH_X8: 
    1025 +            rtl = 258; 
    1026 +            break; 
    1027 +        default: 
    1028 +            rtl = 1677; 
    1029 +            break; 
    1030 +    } 
    1031 +    reg = IFX_REG_R32(PCIE_ALTRT(pcie_port)); 
    1032 +    reg &= ~PCIE_ALTRT_REPLAY_TIME_LIMIT; 
    1033 +    reg |= SM(rtl, PCIE_ALTRT_REPLAY_TIME_LIMIT); 
    1034 +    IFX_REG_W32(reg, PCIE_ALTRT(pcie_port)); 
    1035 + 
    1036 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_ALTRT 0x%08x\n", 
    1037 +        __func__, IFX_REG_R32(PCIE_ALTRT(pcie_port))); 
     704+} 
     705+ 
     706+static inline int pcie_app_loigc_setup(int pcie_port) 
     707+{ 
     708+       /* supress ahb bus errrors */ 
     709+       IFX_REG_W32(PCIE_AHB_CTRL_BUS_ERROR_SUPPRESS, PCIE_AHB_CTRL(pcie_port)); 
     710+ 
     711+       /* Pull PCIe EP out of reset */ 
     712+       pcie_device_rst_deassert(pcie_port); 
     713+ 
     714+       /* Start LTSSM training between RC and EP */ 
     715+       pcie_ltssm_enable(pcie_port); 
     716+ 
     717+       /* Check PHY status after enabling LTSSM */ 
     718+       if (ifx_pcie_wait_phy_link_up(pcie_port) != 0) 
     719+               return -1; 
     720+ 
     721+       return 0; 
     722+} 
     723+ 
     724+/* 
     725+ * The numbers below are directly from the PCIe spec table 3-4/5.  
     726+ */ 
     727+static inline void pcie_replay_time_update(int pcie_port) 
     728+{ 
     729+       u32 reg; 
     730+       int nlw; 
     731+       int rtl; 
     732+ 
     733+       reg = IFX_REG_R32(PCIE_LCTLSTS(pcie_port)); 
     734+ 
     735+       nlw = MS(reg, PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH); 
     736+       switch (nlw) { 
     737+       case PCIE_MAX_LENGTH_WIDTH_X1: 
     738+               rtl = 1677; 
     739+               break; 
     740+       case PCIE_MAX_LENGTH_WIDTH_X2: 
     741+               rtl = 867; 
     742+               break; 
     743+       case PCIE_MAX_LENGTH_WIDTH_X4: 
     744+               rtl = 462; 
     745+               break; 
     746+       case PCIE_MAX_LENGTH_WIDTH_X8: 
     747+               rtl = 258; 
     748+               break; 
     749+       default: 
     750+               rtl = 1677; 
     751+               break; 
     752+       } 
     753+       reg = IFX_REG_R32(PCIE_ALTRT(pcie_port)); 
     754+       reg &= ~PCIE_ALTRT_REPLAY_TIME_LIMIT; 
     755+       reg |= SM(rtl, PCIE_ALTRT_REPLAY_TIME_LIMIT); 
     756+       IFX_REG_W32(reg, PCIE_ALTRT(pcie_port)); 
    1038757+} 
    1039758+ 
     
    1055774+ * . Address bits [1:0] define the start byte location within the selected dword. 
    1056775+ */ 
    1057 +static inline u32 
    1058 +pcie_bus_addr(u8 bus_num, u16 devfn, int where) 
    1059 +{ 
    1060 +    u32 addr; 
    1061 +    u8  bus; 
    1062 + 
    1063 +    if (!bus_num) { 
    1064 +        /* type 0 */ 
    1065 +        addr = ((PCI_SLOT(devfn) & 0x1F) << 15) | ((PCI_FUNC(devfn) & 0x7) << 12) | ((where & 0xFFF)& ~3); 
    1066 +    }  
    1067 +    else { 
    1068 +        bus = bus_num; 
    1069 +        /* type 1, only support 8 buses  */ 
    1070 +        addr = ((bus & 0x7) << 20) | ((PCI_SLOT(devfn) & 0x1F) << 15) | 
    1071 +                ((PCI_FUNC(devfn) & 0x7) << 12) | ((where & 0xFFF) & ~3); 
    1072 +    } 
    1073 +    IFX_PCIE_PRINT(PCIE_MSG_CFG, "%s: bus addr : %02x:%02x.%01x/%02x, addr=%08x\n", 
    1074 +        __func__, bus_num, PCI_SLOT(devfn), PCI_FUNC(devfn), where, addr); 
    1075 +    return addr; 
    1076 +} 
    1077 + 
    1078 +static int  
    1079 +pcie_valid_config(int pcie_port, int bus, int dev) 
    1080 +{ 
    1081 +    /* RC itself */ 
    1082 +    if ((bus == 0) && (dev == 0)) { 
    1083 +         return 1; 
    1084 +    } 
    1085 + 
    1086 +    /* No physical link */ 
    1087 +    if (!ifx_pcie_link_up(pcie_port)) { 
    1088 +        return 0; 
    1089 +    } 
    1090 + 
    1091 +    /* Bus zero only has RC itself 
    1092 +     * XXX, check if EP will be integrated  
    1093 +     */ 
    1094 +    if ((bus == 0) && (dev != 0)) { 
    1095 +        return 0; 
    1096 +    } 
    1097 + 
    1098 +    /* Maximum 8 buses supported for VRX */ 
    1099 +    if (bus > 9) { 
    1100 +        return 0; 
    1101 +    } 
    1102 + 
    1103 +    /*  
    1104 +     * PCIe is PtP link, one bus only supports only one device  
    1105 +     * except bus zero and PCIe switch which is virtual bus device 
    1106 +     * The following two conditions really depends on the system design 
    1107 +     * and attached the device. 
    1108 +     * XXX, how about more new switch 
    1109 +     */ 
    1110 +    if ((bus == 1) && (dev != 0)) { 
    1111 +        return 0; 
    1112 +    } 
    1113 + 
    1114 +    if ((bus >= 3) && (dev != 0)) { 
    1115 +        return 0; 
    1116 +    } 
    1117 +    return 1; 
    1118 +} 
    1119 + 
    1120 +static INLINE u32  
    1121 +ifx_pcie_cfg_rd(int pcie_port, u32 reg) 
     776+static inline u32 pcie_bus_addr(u8 bus_num, u16 devfn, int where) 
     777+{ 
     778+       u32 addr; 
     779+       u8  bus; 
     780+ 
     781+       if (!bus_num) { 
     782+               /* type 0 */ 
     783+               addr = ((PCI_SLOT(devfn) & 0x1F) << 15) | ((PCI_FUNC(devfn) & 0x7) << 12) | ((where & 0xFFF)& ~3); 
     784+       } else { 
     785+               bus = bus_num; 
     786+               /* type 1, only support 8 buses  */ 
     787+               addr = ((bus & 0x7) << 20) | ((PCI_SLOT(devfn) & 0x1F) << 15) | 
     788+                       ((PCI_FUNC(devfn) & 0x7) << 12) | ((where & 0xFFF) & ~3); 
     789+       } 
     790+       return addr; 
     791+} 
     792+ 
     793+static int pcie_valid_config(int pcie_port, int bus, int dev) 
     794+{ 
     795+       /* RC itself */ 
     796+       if ((bus == 0) && (dev == 0)) { 
     797+               return 1; 
     798+       } 
     799+ 
     800+       /* No physical link */ 
     801+       if (!ifx_pcie_link_up(pcie_port)) { 
     802+               return 0; 
     803+       } 
     804+ 
     805+       /* Bus zero only has RC itself 
     806+       * XXX, check if EP will be integrated  
     807+       */ 
     808+       if ((bus == 0) && (dev != 0)) { 
     809+               return 0; 
     810+       } 
     811+ 
     812+       /* Maximum 8 buses supported for VRX */ 
     813+       if (bus > 9) { 
     814+               return 0; 
     815+       } 
     816+ 
     817+       /*  
     818+        * PCIe is PtP link, one bus only supports only one device  
     819+        * except bus zero and PCIe switch which is virtual bus device 
     820+        * The following two conditions really depends on the system design 
     821+        * and attached the device. 
     822+        * XXX, how about more new switch 
     823+       */ 
     824+       if ((bus == 1) && (dev != 0)) { 
     825+               return 0; 
     826+       } 
     827+ 
     828+       if ((bus >= 3) && (dev != 0)) { 
     829+               return 0; 
     830+       } 
     831+       return 1; 
     832+} 
     833+ 
     834+static inline u32 ifx_pcie_cfg_rd(int pcie_port, u32 reg) 
    1122835+{ 
    1123836+    return IFX_REG_R32((volatile u32 *)(PCIE_CFG_PORT_TO_BASE(pcie_port) + reg)); 
    1124837+} 
    1125838+ 
    1126 +static INLINE void  
    1127 +ifx_pcie_cfg_wr(int pcie_port, unsigned int reg, u32 val) 
     839+static inline void ifx_pcie_cfg_wr(int pcie_port, unsigned int reg, u32 val) 
    1128840+{ 
    1129841+    IFX_REG_W32( val, (volatile u32 *)(PCIE_CFG_PORT_TO_BASE(pcie_port) + reg)); 
    1130842+} 
    1131843+ 
    1132 +static INLINE u32  
    1133 +ifx_pcie_rc_cfg_rd(int pcie_port, u32 reg) 
     844+static inline u32 ifx_pcie_rc_cfg_rd(int pcie_port, u32 reg) 
    1134845+{ 
    1135846+    return IFX_REG_R32((volatile u32 *)(PCIE_RC_PORT_TO_BASE(pcie_port) + reg)); 
    1136847+} 
    1137848+ 
    1138 +static INLINE void  
    1139 +ifx_pcie_rc_cfg_wr(int pcie_port, unsigned int reg, u32 val) 
    1140 +{ 
    1141 +    IFX_REG_W32(val, (volatile u32 *)(PCIE_RC_PORT_TO_BASE(pcie_port) + reg)); 
    1142 +} 
    1143 + 
    1144 +u32  
    1145 +ifx_pcie_bus_enum_read_hack(int where, u32 value) 
    1146 +{ 
    1147 +    u32 tvalue = value; 
    1148 + 
    1149 +    if (where == PCI_PRIMARY_BUS) { 
    1150 +        u8 primary, secondary, subordinate; 
    1151 + 
    1152 +        primary = tvalue & 0xFF; 
    1153 +        secondary = (tvalue >> 8) & 0xFF; 
    1154 +        subordinate = (tvalue >> 16) & 0xFF; 
    1155 +        primary += pcibios_1st_host_bus_nr(); 
    1156 +        secondary += pcibios_1st_host_bus_nr(); 
    1157 +        subordinate += pcibios_1st_host_bus_nr(); 
    1158 +        tvalue = (tvalue & 0xFF000000) | (u32)primary | (u32)(secondary << 8) | (u32)(subordinate << 16); 
    1159 +    } 
    1160 +    return tvalue; 
    1161 +} 
    1162 + 
    1163 +u32  
    1164 +ifx_pcie_bus_enum_write_hack(int where, u32 value) 
     849+static inline void ifx_pcie_rc_cfg_wr(int pcie_port, unsigned int reg, u32 val) 
     850+{ 
     851+       IFX_REG_W32(val, (volatile u32 *)(PCIE_RC_PORT_TO_BASE(pcie_port) + reg)); 
     852+} 
     853+ 
     854+u32 ifx_pcie_bus_enum_read_hack(int where, u32 value) 
     855+{ 
     856+       u32 tvalue = value; 
     857+ 
     858+       if (where == PCI_PRIMARY_BUS) { 
     859+               u8 primary, secondary, subordinate; 
     860+ 
     861+               primary = tvalue & 0xFF; 
     862+               secondary = (tvalue >> 8) & 0xFF; 
     863+               subordinate = (tvalue >> 16) & 0xFF; 
     864+               primary += pcibios_1st_host_bus_nr(); 
     865+               secondary += pcibios_1st_host_bus_nr(); 
     866+               subordinate += pcibios_1st_host_bus_nr(); 
     867+               tvalue = (tvalue & 0xFF000000) | (u32)primary | (u32)(secondary << 8) | (u32)(subordinate << 16); 
     868+       } 
     869+       return tvalue; 
     870+} 
     871+ 
     872+u32 ifx_pcie_bus_enum_write_hack(int where, u32 value) 
    1165873+{ 
    1166874+    u32 tvalue = value; 
     
    1193901+} 
    1194902+ 
    1195 +/**  
    1196 + * \fn static int ifx_pcie_read_config(struct pci_bus *bus, u32 devfn,  
    1197 + *                   int where, int size, u32 *value) 
    1198 + * \brief Read a value from configuration space  
    1199 + *  
    1200 + * \param[in] bus    Pointer to pci bus 
    1201 + * \param[in] devfn  PCI device function number 
    1202 + * \param[in] where  PCI register number  
    1203 + * \param[in] size   Register read size 
    1204 + * \param[out] value    Pointer to return value 
    1205 + * \return  PCIBIOS_BAD_REGISTER_NUMBER Invalid register number 
    1206 + * \return  PCIBIOS_FUNC_NOT_SUPPORTED  PCI function not supported 
    1207 + * \return  PCIBIOS_DEVICE_NOT_FOUND    PCI device not found 
    1208 + * \return  PCIBIOS_SUCCESSFUL          OK 
    1209 + * \ingroup IFX_PCIE_OS 
    1210 + */  
    1211 +static int  
    1212 +ifx_pcie_read_config(struct pci_bus *bus, u32 devfn,  
    1213 +                    int where, int size, u32 *value) 
     903+static int ifx_pcie_read_config(struct pci_bus *bus, u32 devfn, 
     904+                               int where, int size, u32 *value) 
    1214905+{ 
    1215906+    u32 data = 0; 
    1216907+    int bus_number = bus->number; 
    1217 +    static const u32 mask[8] = {0, 0xff, 0xffff, 0, 0xffffffff, 0, 0, 0};     
     908+    static const u32 mask[8] = {0, 0xff, 0xffff, 0, 0xffffffff, 0, 0, 0}; 
    1218909+    int ret = PCIBIOS_SUCCESSFUL; 
    1219910+    struct ifx_pci_controller *ctrl = bus->sysdata; 
     
    1262953+    } 
    1263954+ 
    1264 +    IFX_PCIE_PRINT(PCIE_MSG_READ_CFG, "%s: %02x:%02x.%01x/%02x:%01d\n", __func__, bus_number, 
    1265 +        PCI_SLOT(devfn), PCI_FUNC(devfn), where, size); 
    1266 + 
    1267955+    PCIE_IRQ_LOCK(ifx_pcie_lock); 
    1268956+    if (bus_number == 0) { /* RC itself */ 
     
    1271959+        t = (where & ~3); 
    1272960+        data = ifx_pcie_rc_cfg_rd(pcie_port, t); 
    1273 +        IFX_PCIE_PRINT(PCIE_MSG_READ_CFG, "%s: rd local cfg, offset:%08x, data:%08x\n", 
    1274 +            __func__, t, data); 
    1275 +    } 
    1276 +    else { 
     961+    } else { 
    1277962+        u32 addr = pcie_bus_addr(bus_number, devfn, where); 
    1278963+ 
    1279964+        data = ifx_pcie_cfg_rd(pcie_port, addr); 
    1280 +        if (pcie_port == IFX_PCIE_PORT0) { 
    1281965+    #ifdef CONFIG_IFX_PCIE_HW_SWAP 
    1282966+            data = le32_to_cpu(data); 
    1283967+    #endif /* CONFIG_IFX_PCIE_HW_SWAP */ 
    1284 +        } 
    1285 +        else { 
    1286 +    #ifdef CONFIG_IFX_PCIE1_HW_SWAP 
    1287 +            data = le32_to_cpu(data); 
    1288 +    #endif /* CONFIG_IFX_PCIE_HW_SWAP */ 
    1289 +        }  
    1290968+    } 
    1291969+    /* To get a correct PCI topology, we have to restore the bus number to OS */ 
     
    1293971+ 
    1294972+    PCIE_IRQ_UNLOCK(ifx_pcie_lock); 
    1295 +    IFX_PCIE_PRINT(PCIE_MSG_READ_CFG, "%s: read config: data=%08x raw=%08x\n", 
    1296 +        __func__, (data >> (8 * (where & 3))) & mask[size & 7], data);  
    1297973+ 
    1298974+    *value = (data >> (8 * (where & 3))) & mask[size & 7]; 
     
    1301977+} 
    1302978+ 
    1303 +static u32  
    1304 +ifx_pcie_size_to_value(int where, int size, u32 data, u32 value) 
    1305 +{ 
    1306 +    u32 shift; 
    1307 +    u32 tdata = data; 
    1308 + 
    1309 +    switch (size) { 
    1310 +        case 1: 
    1311 +            shift = (where & 0x3) << 3; 
    1312 +            tdata &= ~(0xffU << shift); 
    1313 +            tdata |= ((value & 0xffU) << shift); 
    1314 +            break; 
    1315 +        case 2: 
    1316 +            shift = (where & 3) << 3; 
    1317 +            tdata &= ~(0xffffU << shift); 
    1318 +            tdata |= ((value & 0xffffU) << shift); 
    1319 +            break; 
    1320 +        case 4: 
    1321 +            tdata = value; 
    1322 +            break; 
    1323 +    } 
    1324 +    return tdata; 
    1325 +} 
    1326 + 
    1327 +/**  
    1328 + * \fn static static int ifx_pcie_write_config(struct pci_bus *bus, u32 devfn, 
    1329 + *                 int where, int size, u32 value) 
    1330 + * \brief Write a value to PCI configuration space  
    1331 + *  
    1332 + * \param[in] bus    Pointer to pci bus 
    1333 + * \param[in] devfn  PCI device function number 
    1334 + * \param[in] where  PCI register number  
    1335 + * \param[in] size   The register size to be written 
    1336 + * \param[in] value  The valule to be written 
    1337 + * \return PCIBIOS_BAD_REGISTER_NUMBER Invalid register number 
    1338 + * \return PCIBIOS_DEVICE_NOT_FOUND    PCI device not found 
    1339 + * \return PCIBIOS_SUCCESSFUL          OK 
    1340 + * \ingroup IFX_PCIE_OS 
    1341 + */  
    1342 +static int  
    1343 +ifx_pcie_write_config(struct pci_bus *bus, u32 devfn, 
    1344 +                  int where, int size, u32 value) 
    1345 +{ 
    1346 +    int bus_number = bus->number; 
    1347 +    int ret = PCIBIOS_SUCCESSFUL; 
    1348 +    struct ifx_pci_controller *ctrl = bus->sysdata; 
    1349 +    int pcie_port = ctrl->port; 
    1350 +    u32 tvalue = value; 
    1351 +    u32 data; 
    1352 + 
    1353 +    /* Make sure the address is aligned to natural boundary */ 
    1354 +    if (unlikely(((size - 1) & where))) { 
    1355 +        ret = PCIBIOS_BAD_REGISTER_NUMBER; 
    1356 +        goto out; 
    1357 +    } 
    1358 +    /*  
    1359 +     * If we are second controller, we have to cheat OS so that it assume  
    1360 +     * its bus number starts from 0 in host controller 
    1361 +     */ 
    1362 +    bus_number = ifx_pcie_bus_nr_deduct(bus_number, pcie_port); 
    1363 + 
    1364 +    /*  
    1365 +     * We need to force the bus number to be zero on the root  
    1366 +     * bus. Linux numbers the 2nd root bus to start after all  
    1367 +     * busses on root 0.  
    1368 +     */  
    1369 +    if (bus->parent == NULL) { 
    1370 +        bus_number = 0;  
    1371 +    } 
    1372 + 
    1373 +    if (pcie_valid_config(pcie_port, bus_number, PCI_SLOT(devfn)) == 0) { 
    1374 +        ret = PCIBIOS_DEVICE_NOT_FOUND; 
    1375 +        goto out; 
    1376 +    } 
    1377 + 
    1378 +    IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG, "%s: %02x:%02x.%01x/%02x:%01d value=%08x\n", __func__,  
    1379 +        bus_number, PCI_SLOT(devfn), PCI_FUNC(devfn), where, size, value); 
    1380 + 
    1381 +    /* XXX, some PCIe device may need some delay */ 
    1382 +    PCIE_IRQ_LOCK(ifx_pcie_lock); 
    1383 + 
    1384 +    /*  
    1385 +     * To configure the correct bus topology using native way, we have to cheat Os so that 
    1386 +     * it can configure the PCIe hardware correctly. 
    1387 +     */ 
    1388 +    tvalue = ifx_pcie_bus_enum_hack(bus, devfn, where, value, pcie_port, 0); 
    1389 + 
    1390 +    if (bus_number == 0) { /* RC itself */ 
    1391 +        u32 t; 
    1392 + 
    1393 +        t = (where & ~3); 
    1394 +        IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: wr local cfg, offset:%08x, fill:%08x\n", __func__, t, value); 
    1395 +        data = ifx_pcie_rc_cfg_rd(pcie_port, t); 
    1396 +        IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: rd local cfg, offset:%08x, data:%08x\n", __func__, t, data); 
    1397 + 
    1398 +        data = ifx_pcie_size_to_value(where, size, data, tvalue); 
    1399 + 
    1400 +        IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: wr local cfg, offset:%08x, value:%08x\n", __func__, t, data); 
    1401 +        ifx_pcie_rc_cfg_wr(pcie_port, t, data);      
    1402 +        IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: rd local cfg, offset:%08x, value:%08x\n",  
    1403 +            __func__, t, ifx_pcie_rc_cfg_rd(pcie_port, t)); 
    1404 +    } 
    1405 +    else { 
    1406 +        u32 addr = pcie_bus_addr(bus_number, devfn, where); 
    1407 + 
    1408 +        IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: wr cfg, offset:%08x, fill:%08x\n", __func__, addr, value); 
    1409 +        data = ifx_pcie_cfg_rd(pcie_port, addr); 
    1410 +        if (pcie_port == IFX_PCIE_PORT0) { 
    1411 +    #ifdef CONFIG_IFX_PCIE_HW_SWAP 
    1412 +            data = le32_to_cpu(data);     
    1413 +    #endif /* CONFIG_IFX_PCIE_HW_SWAP */ 
    1414 +        } 
    1415 +        else { 
    1416 +    #ifdef CONFIG_IFX_PCIE1_HW_SWAP 
    1417 +            data = le32_to_cpu(data);     
    1418 +    #endif /* CONFIG_IFX_PCIE_HW_SWAP */ 
    1419 +        } 
    1420 +        IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG,"%s: rd cfg, offset:%08x, data:%08x\n", __func__, addr, data); 
    1421 + 
    1422 +        data = ifx_pcie_size_to_value(where, size, data, tvalue); 
    1423 +        if (pcie_port == IFX_PCIE_PORT0) { 
    1424 +    #ifdef CONFIG_IFX_PCIE_HW_SWAP 
    1425 +            data = cpu_to_le32(data); 
    1426 +    #endif /* CONFIG_IFX_PCIE_HW_SWAP */ 
    1427 +        } 
    1428 +        else { 
    1429 +    #ifdef CONFIG_IFX_PCIE1_HW_SWAP 
    1430 +            data = cpu_to_le32(data); 
    1431 +    #endif /* CONFIG_IFX_PCIE_HW_SWAP */ 
    1432 +        } 
    1433 +        IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG, "%s: wr cfg, offset:%08x, value:%08x\n", __func__, addr, data); 
    1434 +        ifx_pcie_cfg_wr(pcie_port, addr, data); 
    1435 +        IFX_PCIE_PRINT(PCIE_MSG_WRITE_CFG, "%s: rd cfg, offset:%08x, value:%08x\n",  
    1436 +            __func__, addr, ifx_pcie_cfg_rd(pcie_port, addr)); 
    1437 +    } 
    1438 +    PCIE_IRQ_UNLOCK(ifx_pcie_lock); 
     979+static u32 ifx_pcie_size_to_value(int where, int size, u32 data, u32 value) 
     980+{ 
     981+       u32 shift; 
     982+       u32 tdata = data; 
     983+ 
     984+       switch (size) { 
     985+       case 1: 
     986+               shift = (where & 0x3) << 3; 
     987+               tdata &= ~(0xffU << shift); 
     988+               tdata |= ((value & 0xffU) << shift); 
     989+               break; 
     990+       case 2: 
     991+               shift = (where & 3) << 3; 
     992+               tdata &= ~(0xffffU << shift); 
     993+               tdata |= ((value & 0xffffU) << shift); 
     994+               break; 
     995+       case 4: 
     996+               tdata = value; 
     997+               break; 
     998+       } 
     999+       return tdata; 
     1000+} 
     1001+ 
     1002+static int ifx_pcie_write_config(struct pci_bus *bus, u32 devfn, 
     1003+                               int where, int size, u32 value) 
     1004+{ 
     1005+       int bus_number = bus->number; 
     1006+       int ret = PCIBIOS_SUCCESSFUL; 
     1007+       struct ifx_pci_controller *ctrl = bus->sysdata; 
     1008+       int pcie_port = ctrl->port; 
     1009+       u32 tvalue = value; 
     1010+       u32 data; 
     1011+ 
     1012+       /* Make sure the address is aligned to natural boundary */ 
     1013+       if (unlikely(((size - 1) & where))) { 
     1014+               ret = PCIBIOS_BAD_REGISTER_NUMBER; 
     1015+               goto out; 
     1016+       } 
     1017+       /*  
     1018+       * If we are second controller, we have to cheat OS so that it assume  
     1019+       * its bus number starts from 0 in host controller 
     1020+       */ 
     1021+       bus_number = ifx_pcie_bus_nr_deduct(bus_number, pcie_port); 
     1022+ 
     1023+       /*  
     1024+       * We need to force the bus number to be zero on the root  
     1025+       * bus. Linux numbers the 2nd root bus to start after all  
     1026+       * busses on root 0.  
     1027+       */  
     1028+       if (bus->parent == NULL) { 
     1029+               bus_number = 0;  
     1030+       } 
     1031+ 
     1032+       if (pcie_valid_config(pcie_port, bus_number, PCI_SLOT(devfn)) == 0) { 
     1033+               ret = PCIBIOS_DEVICE_NOT_FOUND; 
     1034+               goto out; 
     1035+       } 
     1036+ 
     1037+       /* XXX, some PCIe device may need some delay */ 
     1038+       PCIE_IRQ_LOCK(ifx_pcie_lock); 
     1039+ 
     1040+       /*  
     1041+       * To configure the correct bus topology using native way, we have to cheat Os so that 
     1042+       * it can configure the PCIe hardware correctly. 
     1043+       */ 
     1044+       tvalue = ifx_pcie_bus_enum_hack(bus, devfn, where, value, pcie_port, 0); 
     1045+ 
     1046+       if (bus_number == 0) { /* RC itself */ 
     1047+               u32 t; 
     1048+ 
     1049+               t = (where & ~3); 
     1050+               data = ifx_pcie_rc_cfg_rd(pcie_port, t); 
     1051+ 
     1052+               data = ifx_pcie_size_to_value(where, size, data, tvalue); 
     1053+ 
     1054+               ifx_pcie_rc_cfg_wr(pcie_port, t, data); 
     1055+       } else { 
     1056+               u32 addr = pcie_bus_addr(bus_number, devfn, where); 
     1057+ 
     1058+               data = ifx_pcie_cfg_rd(pcie_port, addr); 
     1059+#ifdef CONFIG_IFX_PCIE_HW_SWAP 
     1060+               data = le32_to_cpu(data); 
     1061+#endif 
     1062+ 
     1063+               data = ifx_pcie_size_to_value(where, size, data, tvalue); 
     1064+#ifdef CONFIG_IFX_PCIE_HW_SWAP 
     1065+               data = cpu_to_le32(data); 
     1066+#endif 
     1067+               ifx_pcie_cfg_wr(pcie_port, addr, data); 
     1068+       } 
     1069+       PCIE_IRQ_UNLOCK(ifx_pcie_lock); 
    14391070+out: 
    1440 +    return ret; 
     1071+       return ret; 
    14411072+} 
    14421073+ 
    14431074+static struct resource ifx_pcie_io_resource = { 
    1444 +    .name   = "PCIe0 I/O space", 
    1445 +    .start  = PCIE_IO_PHY_BASE, 
    1446 +    .end    = PCIE_IO_PHY_END, 
    1447 +    .flags  = IORESOURCE_IO, 
     1075+       .name   = "PCIe0 I/O space", 
     1076+       .start  = PCIE_IO_PHY_BASE, 
     1077+       .end    = PCIE_IO_PHY_END, 
     1078+       .flags  = IORESOURCE_IO, 
    14481079+}; 
    14491080+ 
    14501081+static struct resource ifx_pcie_mem_resource = { 
    1451 +    .name   = "PCIe0 Memory space", 
    1452 +    .start  = PCIE_MEM_PHY_BASE, 
    1453 +    .end    = PCIE_MEM_PHY_END, 
    1454 +    .flags  = IORESOURCE_MEM, 
     1082+       .name   = "PCIe0 Memory space", 
     1083+       .start  = PCIE_MEM_PHY_BASE, 
     1084+       .end    = PCIE_MEM_PHY_END, 
     1085+       .flags  = IORESOURCE_MEM, 
    14551086+}; 
    14561087+ 
    14571088+static struct pci_ops ifx_pcie_ops = { 
    1458 +    .read  = ifx_pcie_read_config, 
    1459 +    .write = ifx_pcie_write_config, 
     1089+       .read   = ifx_pcie_read_config, 
     1090+       .write  = ifx_pcie_write_config, 
    14601091+}; 
    1461 + 
    1462 +#ifdef CONFIG_IFX_PCIE_2ND_CORE 
    1463 +static struct resource ifx_pcie1_io_resource = { 
    1464 +    .name   = "PCIe1 I/O space", 
    1465 +    .start  = PCIE1_IO_PHY_BASE, 
    1466 +    .end    = PCIE1_IO_PHY_END, 
    1467 +    .flags  = IORESOURCE_IO, 
    1468 +}; 
    1469 + 
    1470 +static struct resource ifx_pcie1_mem_resource = { 
    1471 +    .name   = "PCIe1 Memory space", 
    1472 +    .start  = PCIE1_MEM_PHY_BASE, 
    1473 +    .end    = PCIE1_MEM_PHY_END, 
    1474 +    .flags  = IORESOURCE_MEM, 
    1475 +}; 
    1476 +#endif /* CONFIG_IFX_PCIE_2ND_CORE */ 
    14771092+ 
    14781093+static struct ifx_pci_controller ifx_pcie_controller[IFX_PCIE_CORE_NR] = { 
     
    14851100+         .port = IFX_PCIE_PORT0, 
    14861101+    }, 
    1487 +#ifdef CONFIG_IFX_PCIE_2ND_CORE 
    1488 +    { 
    1489 +         .pcic = { 
    1490 +            .pci_ops      = &ifx_pcie_ops, 
    1491 +            .mem_resource = &ifx_pcie1_mem_resource, 
    1492 +            .io_resource  = &ifx_pcie1_io_resource, 
    1493 +         }, 
    1494 +         .port = IFX_PCIE_PORT1, 
    1495 +    }, 
    1496 +#endif /* CONFIG_IFX_PCIE_2ND_CORE */ 
    14971102+}; 
    14981103+ 
    14991104+#ifdef IFX_PCIE_ERROR_INT 
    1500 +static INLINE void  
    1501 +pcie_core_int_clear_all(int pcie_port) 
    1502 +{ 
    1503 +    u32 reg; 
    1504 + 
    1505 +    reg = IFX_REG_R32(PCIE_IRNCR(pcie_port)); 
    1506 +    IFX_PCIE_PRINT(PCIE_MSG_ISR, "%s PCIE_IRNCR: 0x%08x\n",  
    1507 +        __func__, IFX_REG_R32(PCIE_IRNCR(pcie_port))); 
    1508 +    reg &= PCIE_RC_CORE_COMBINED_INT; 
    1509 +    IFX_REG_W32(reg, PCIE_IRNCR(pcie_port)); 
    1510 +} 
    1511 + 
    1512 +static irqreturn_t 
    1513 +#if LINUX_VERSION_CODE >= KERNEL_VERSION(2,6,19) 
    1514 +pcie_rc_core_isr(int irq, void *dev_id) 
    1515 +#else 
    1516 +pcie_rc_core_isr(int irq, void *dev_id, struct pt_regs *regs) 
    1517 +#endif 
    1518 +{ 
    1519 +    struct ifx_pci_controller *ctrl = (struct ifx_pci_controller *)dev_id; 
    1520 +    int pcie_port = ctrl->port; 
    1521 + 
    1522 +    IFX_PCIE_PRINT(PCIE_MSG_ISR, "PCIe RC error intr %d\n", irq); 
    1523 +    pcie_core_int_clear_all(pcie_port); 
    1524 +    return IRQ_HANDLED; 
     1105+ 
     1106+static irqreturn_t pcie_rc_core_isr(int irq, void *dev_id) 
     1107+{ 
     1108+       struct ifx_pci_controller *ctrl = (struct ifx_pci_controller *)dev_id; 
     1109+       int pcie_port = ctrl->port; 
     1110+       u32 reg; 
     1111+ 
     1112+       printk("PCIe RC error intr %d\n", irq); 
     1113+       reg = IFX_REG_R32(PCIE_IRNCR(pcie_port)); 
     1114+       reg &= PCIE_RC_CORE_COMBINED_INT; 
     1115+       IFX_REG_W32(reg, PCIE_IRNCR(pcie_port)); 
     1116+ 
     1117+       return IRQ_HANDLED; 
    15251118+} 
    15261119+ 
     
    15281121+pcie_rc_core_int_init(int pcie_port) 
    15291122+{ 
    1530 +    int ret; 
    1531 + 
    1532 +    IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s enter \n", __func__); 
    1533 + 
    1534 +    /* Enable core interrupt */ 
    1535 +    IFX_REG_SET_BIT(PCIE_RC_CORE_COMBINED_INT, PCIE_IRNEN(pcie_port)); 
    1536 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_IRNEN: 0x%08x\n",  
    1537 +        __func__, IFX_REG_R32(PCIE_IRNEN(pcie_port))); 
    1538 + 
    1539 +    /* Clear it first */ 
    1540 +    IFX_REG_SET_BIT(PCIE_RC_CORE_COMBINED_INT, PCIE_IRNCR(pcie_port)); 
    1541 +    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s PCIE_IRNCR: 0x%08x\n", 
    1542 +        __func__, IFX_REG_R32(PCIE_IRNCR(pcie_port))); 
    1543 +    ret = request_irq(pcie_irqs[pcie_port].ir_irq.irq, pcie_rc_core_isr, IRQF_DISABLED, 
    1544 +                pcie_irqs[pcie_port].ir_irq.name, &ifx_pcie_controller[pcie_port]); 
    1545 +    if (ret) { 
    1546 +        printk(KERN_ERR "%s request irq %d failed\n", __func__, IFX_PCIE_IR); 
    1547 +    } 
    1548 +    IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s exit \n", __func__); 
    1549 + 
    1550 +    return ret; 
    1551 +} 
    1552 +#endif /* IFX_PCIE_ERROR_INT */ 
    1553 + 
    1554 +/**  
    1555 + * \fn int ifx_pcie_bios_map_irq(struct pci_dev *dev, u8 slot, u8 pin) 
    1556 + * \brief Map a PCI device to the appropriate interrupt line  
    1557 + *  
    1558 + * \param[in] dev    The Linux PCI device structure for the device to map  
    1559 + * \param[in] slot   The slot number for this device on __BUS 0__. Linux  
    1560 + *                   enumerates through all the bridges and figures out the  
    1561 + *                   slot on Bus 0 where this device eventually hooks to.  
    1562 + * \param[in] pin    The PCI interrupt pin read from the device, then swizzled  
    1563 + *                   as it goes through each bridge.  
    1564 + * \return Interrupt number for the device 
    1565 + * \ingroup IFX_PCIE_OS 
    1566 + */  
    1567 +int  
    1568 +ifx_pcie_bios_map_irq(IFX_PCI_CONST struct pci_dev *dev, u8 slot, u8 pin) 
    1569 +{ 
    1570 +    u32 irq_bit = 0; 
    1571 +    int irq = 0; 
    1572 +    struct ifx_pci_controller *ctrl = dev->bus->sysdata; 
    1573 +    int pcie_port = ctrl->port; 
    1574 + 
    1575 +    printk("%s port %d dev %s slot %d pin %d \n", __func__, pcie_port, pci_name(dev), slot, pin); 
    1576 + 
    1577 +    if ((pin == PCIE_LEGACY_DISABLE) || (pin > PCIE_LEGACY_INT_MAX)) { 
    1578 +        printk(KERN_WARNING "WARNING: dev %s: invalid interrupt pin %d\n", pci_name(dev), pin); 
    1579 +        return -1; 
    1580 +    } 
    1581 +    /* Pin index so minus one */ 
    1582 +    irq_bit = pcie_irqs[pcie_port].legacy_irq[pin - 1].irq_bit; 
    1583 +    irq = pcie_irqs[pcie_port].legacy_irq[pin - 1].irq; 
    1584 +    IFX_REG_SET_BIT(irq_bit, PCIE_IRNEN(pcie_port)); 
    1585 +//     printk("%s PCIE_IRNEN: 0x%08x\n", __func__, IFX_REG_R32(PCIE_IRNEN(pcie_port))); 
    1586 +    IFX_REG_SET_BIT(irq_bit, PCIE_IRNCR(pcie_port)); 
    1587 +  //  printk("%s PCIE_IRNCR: 0x%08x\n", __func__, IFX_REG_R32(PCIE_IRNCR(pcie_port))); 
    1588 +    printk("%s dev %s irq %d assigned\n", __func__, pci_name(dev), irq); 
    1589 +//    printk("%s dev %s: exit\n", __func__, pci_name(dev)); 
    1590 +    return irq; 
    1591 +} 
    1592 + 
    1593 +/**  
    1594 + * \fn int ifx_pcie_bios_plat_dev_init(struct pci_dev *dev) 
    1595 + * \brief Called to perform platform specific PCI setup  
    1596 + *  
    1597 + * \param[in] dev The Linux PCI device structure for the device to map 
    1598 + * \return OK 
    1599 + * \ingroup IFX_PCIE_OS 
    1600 + */  
    1601 +int  
    1602 +ifx_pcie_bios_plat_dev_init(struct pci_dev *dev) 
     1123+       int ret; 
     1124+ 
     1125+       /* Enable core interrupt */ 
     1126+       IFX_REG_SET_BIT(PCIE_RC_CORE_COMBINED_INT, PCIE_IRNEN(pcie_port)); 
     1127+ 
     1128+       /* Clear it first */ 
     1129+       IFX_REG_SET_BIT(PCIE_RC_CORE_COMBINED_INT, PCIE_IRNCR(pcie_port)); 
     1130+       ret = request_irq(pcie_irqs[pcie_port].ir_irq.irq, pcie_rc_core_isr, 0, 
     1131+               pcie_irqs[pcie_port].ir_irq.name, &ifx_pcie_controller[pcie_port]); 
     1132+       if (ret) 
     1133+               printk(KERN_ERR "%s request irq %d failed\n", __func__, IFX_PCIE_IR); 
     1134+ 
     1135+       return ret; 
     1136+} 
     1137+#endif 
     1138+ 
     1139+int ifx_pcie_bios_map_irq(IFX_PCI_CONST struct pci_dev *dev, u8 slot, u8 pin) 
     1140+{ 
     1141+       u32 irq_bit = 0; 
     1142+       int irq = 0; 
     1143+       struct ifx_pci_controller *ctrl = dev->bus->sysdata; 
     1144+       int pcie_port = ctrl->port; 
     1145+ 
     1146+       printk("%s port %d dev %s slot %d pin %d \n", __func__, pcie_port, pci_name(dev), slot, pin); 
     1147+ 
     1148+       if ((pin == PCIE_LEGACY_DISABLE) || (pin > PCIE_LEGACY_INT_MAX)) { 
     1149+               printk(KERN_WARNING "WARNING: dev %s: invalid interrupt pin %d\n", pci_name(dev), pin); 
     1150+               return -1; 
     1151+       } 
     1152+ 
     1153+       /* Pin index so minus one */ 
     1154+       irq_bit = pcie_irqs[pcie_port].legacy_irq[pin - 1].irq_bit; 
     1155+       irq = pcie_irqs[pcie_port].legacy_irq[pin - 1].irq; 
     1156+       IFX_REG_SET_BIT(irq_bit, PCIE_IRNEN(pcie_port)); 
     1157+       IFX_REG_SET_BIT(irq_bit, PCIE_IRNCR(pcie_port)); 
     1158+       printk("%s dev %s irq %d assigned\n", __func__, pci_name(dev), irq); 
     1159+       return irq; 
     1160+} 
     1161+ 
     1162+int  ifx_pcie_bios_plat_dev_init(struct pci_dev *dev) 
    16031163+{ 
    16041164+    u16 config; 
     
    16061166+    u32 dconfig;  
    16071167+    int pos; 
    1608 +#endif /* IFX_PCIE_ERROR_INT */ 
    1609 + 
    1610 +    IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s enter \n", __func__); 
     1168+#endif 
     1169+ 
    16111170+    /* Enable reporting System errors and parity errors on all devices */  
    16121171+    /* Enable parity checking and error reporting */  
     
    16971256+    /* WAR, only 128 MRRS is supported, force all EPs to support this value */ 
    16981257+    pcie_set_readrq(dev, 128); 
    1699 +    IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s exit \n", __func__); 
    17001258+    return 0; 
    1701 +} 
    1702 + 
    1703 +static void 
    1704 +pcie_phy_rst(int pcie_port) 
    1705 +{ 
    1706 +     pcie_phy_rst_assert(pcie_port); 
    1707 +     pcie_phy_rst_deassert(pcie_port); 
    1708 + 
    1709 +     /* Make sure PHY PLL is stable */ 
    1710 +     udelay(20); 
    17111259+} 
    17121260+ 
     
    17141262+pcie_rc_initialize(int pcie_port) 
    17151263+{ 
    1716 +    int i; 
     1264+       int i; 
    17171265+#define IFX_PCIE_PHY_LOOP_CNT  5 
    17181266+ 
    1719 +    pcie_rcu_endian_setup(pcie_port); 
    1720 + 
    1721 +    pcie_ep_gpio_rst_init(pcie_port); 
    1722 + 
    1723 +    /*  
    1724 +     * XXX, PCIe elastic buffer bug will cause not to be detected. One more  
    1725 +     * reset PCIe PHY will solve this issue  
    1726 +     */ 
    1727 +    for (i = 0; i < IFX_PCIE_PHY_LOOP_CNT; i++) { 
    1728 +        /* Disable PCIe PHY Analog part for sanity check */ 
    1729 +       pcie_phy_pmu_disable(pcie_port); 
    1730 + 
    1731 +       pcie_phy_rst(pcie_port); 
    1732 + 
    1733 +        /* PCIe Core reset enabled, low active, sw programmed */ 
    1734 +       pcie_core_rst_assert(pcie_port); 
    1735 + 
    1736 +        /* Put PCIe EP in reset status */ 
    1737 +       pcie_device_rst_assert(pcie_port); 
    1738 + 
    1739 +        /* PCI PHY & Core reset disabled, high active, sw programmed */ 
    1740 +       pcie_core_rst_deassert(pcie_port); 
    1741 + 
    1742 +        /* Already in a quiet state, program PLL, enable PHY, check ready bit */ 
    1743 +       pcie_phy_clock_mode_setup(pcie_port); 
    1744 + 
    1745 +        /* Enable PCIe PHY and Clock */ 
    1746 +       pcie_core_pmu_setup(pcie_port); 
    1747 + 
    1748 +       /* Clear status registers */ 
    1749 +        pcie_status_register_clear(pcie_port); 
    1750 + 
    1751 +    #ifdef CONFIG_PCI_MSI 
    1752 +        pcie_msi_init(pcie_port); 
    1753 +    #endif /* CONFIG_PCI_MSI */ 
    1754 +       pcie_rc_cfg_reg_setup(pcie_port); 
    1755 + 
    1756 +       /* Once link is up, break out */ 
    1757 +        if (pcie_app_loigc_setup(pcie_port) == 0) { 
    1758 +           break; 
    1759 +        } 
    1760 +    } 
    1761 +    if (i >= IFX_PCIE_PHY_LOOP_CNT) { 
    1762 +        printk(KERN_ERR "%s link up failed!!!!!\n", __func__); 
    1763 +        return -EIO; 
    1764 +    } 
    1765 +    /* NB, don't increase ACK/NACK timer timeout value, which will cause a lot of COR errors */ 
    1766 +    pcie_replay_time_update(pcie_port); 
    1767 +#ifdef IFX_PCIE_DBG 
    1768 +    pcie_post_dump(pcie_port); 
    1769 +    pcie_status_registers_dump(pcie_port); 
    1770 +#endif /* IFX_PCIE_DBG */ 
    1771 +    return 0; 
    1772 +} 
    1773 + 
    1774 +static int inline 
    1775 +ifx_pcie_startup_port_nr(void) 
    1776 +{ 
    1777 +    int pcie_port = IFX_PCIE_PORT0; 
    1778 + 
    1779 +#if defined (CONFIG_IFX_PCIE_1ST_CORE) && defined (CONFIG_IFX_PCIE_2ND_CORE) 
    1780 +    pcie_port = IFX_PCIE_PORT0; 
    1781 +#elif defined (CONFIG_IFX_PCIE_1ST_CORE) 
    1782 +    pcie_port = IFX_PCIE_PORT0; 
    1783 +#elif defined (CONFIG_IFX_PCIE_2ND_CORE) 
    1784 +    pcie_port = IFX_PCIE_PORT1; 
    1785 +#else 
    1786 +    #error "Please choose valid PCIe Core" 
    1787 +#endif 
    1788 +    return pcie_port; 
    1789 +} 
    1790 + 
    1791 +/**  
    1792 + * \fn static int __init ifx_pcie_bios_init(void) 
    1793 + * \brief Initialize the IFX PCIe controllers 
    1794 + * 
    1795 + * \return -EIO    PCIe PHY link is not up 
    1796 + * \return -ENOMEM Configuration/IO space failed to map 
    1797 + * \return 0       OK 
    1798 + * \ingroup IFX_PCIE_OS 
    1799 + */  
     1267+       pcie_rcu_endian_setup(pcie_port); 
     1268+ 
     1269+       pcie_ep_gpio_rst_init(pcie_port); 
     1270+ 
     1271+       /*  
     1272+       * XXX, PCIe elastic buffer bug will cause not to be detected. One more  
     1273+       * reset PCIe PHY will solve this issue  
     1274+       */ 
     1275+       for (i = 0; i < IFX_PCIE_PHY_LOOP_CNT; i++) { 
     1276+               /* Disable PCIe PHY Analog part for sanity check */ 
     1277+               pcie_phy_pmu_disable(pcie_port); 
     1278+ 
     1279+               pcie_phy_rst_assert(pcie_port); 
     1280+               pcie_phy_rst_deassert(pcie_port); 
     1281+ 
     1282+               /* Make sure PHY PLL is stable */ 
     1283+               udelay(20); 
     1284+ 
     1285+               /* PCIe Core reset enabled, low active, sw programmed */ 
     1286+               pcie_core_rst_assert(pcie_port); 
     1287+ 
     1288+               /* Put PCIe EP in reset status */ 
     1289+               pcie_device_rst_assert(pcie_port); 
     1290+ 
     1291+               /* PCI PHY & Core reset disabled, high active, sw programmed */ 
     1292+               pcie_core_rst_deassert(pcie_port); 
     1293+ 
     1294+               /* Already in a quiet state, program PLL, enable PHY, check ready bit */ 
     1295+               pcie_phy_clock_mode_setup(pcie_port); 
     1296+ 
     1297+               /* Enable PCIe PHY and Clock */ 
     1298+               pcie_core_pmu_setup(pcie_port); 
     1299+ 
     1300+               /* Clear status registers */ 
     1301+               pcie_status_register_clear(pcie_port); 
     1302+ 
     1303+#ifdef CONFIG_PCI_MSI 
     1304+               pcie_msi_init(pcie_port); 
     1305+#endif /* CONFIG_PCI_MSI */ 
     1306+               pcie_rc_cfg_reg_setup(pcie_port); 
     1307+ 
     1308+               /* Once link is up, break out */ 
     1309+               if (pcie_app_loigc_setup(pcie_port) == 0) 
     1310+                       break; 
     1311+       } 
     1312+       if (i >= IFX_PCIE_PHY_LOOP_CNT) { 
     1313+               printk(KERN_ERR "%s link up failed!!!!!\n", __func__); 
     1314+               return -EIO; 
     1315+       } 
     1316+       /* NB, don't increase ACK/NACK timer timeout value, which will cause a lot of COR errors */ 
     1317+       pcie_replay_time_update(pcie_port); 
     1318+       return 0; 
     1319+} 
     1320+ 
    18001321+extern int (*ltq_pci_plat_arch_init)(struct pci_dev *dev); 
    18011322+extern int (*ltq_pci_map_irq)(const struct pci_dev *dev, u8 slot, u8 pin); 
    18021323+ 
    1803 +static int __init  
    1804 +ifx_pcie_bios_init(void) 
    1805 +{ 
    1806 +    char ver_str[128] = {0}; 
     1324+static int __init ifx_pcie_bios_init(void) 
     1325+{ 
    18071326+    void __iomem *io_map_base; 
    18081327+    int pcie_port; 
    18091328+    int startup_port; 
    18101329+ 
    1811 +    IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s enter \n", __func__); 
    18121330+ 
    18131331+       ltq_pci_map_irq = ifx_pcie_bios_map_irq; 
     
    18171335+    pcie_ahb_pmu_setup(); 
    18181336+ 
    1819 +    startup_port = ifx_pcie_startup_port_nr(); 
     1337+    startup_port = IFX_PCIE_PORT0; 
    18201338+     
    18211339+    for (pcie_port = startup_port; pcie_port < IFX_PCIE_CORE_NR; pcie_port++){ 
     
    18431361+        } 
    18441362+    } 
    1845 +#ifdef CONFIG_IFX_PMCU 
    1846 +    ifx_pcie_pmcu_init(); 
    1847 +#endif /* CONFIG_IFX_PMCU */ 
    1848 + 
    1849 +    sprintf(ver_str, "PCIe Root Complex %d.%d.%d", IFX_PCIE_VER_MAJOR, IFX_PCIE_VER_MID, IFX_PCIE_VER_MINOR); 
    1850 +    printk(KERN_INFO "%s", ver_str); 
     1363+ 
    18511364+    return 0; 
    1852 +#undef IFX_PCIE_PHY_LOOP_CNT 
    18531365+} 
    18541366+arch_initcall(ifx_pcie_bios_init); 
     
    18591371+MODULE_DESCRIPTION("Infineon builtin PCIe RC driver"); 
    18601372+ 
    1861 --- /dev/null 
    1862 +++ b/arch/mips/pci/ifxmips_pcie.h 
     1373Index: linux-3.8.13/arch/mips/pci/ifxmips_pcie.h 
     1374=================================================================== 
     1375--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     1376+++ linux-3.8.13/arch/mips/pci/ifxmips_pcie.h   2013-07-25 20:01:18.403262431 +0200 
    18631377@@ -0,0 +1,135 @@ 
    18641378+/****************************************************************************** 
     
    19971511+#endif  /* IFXMIPS_PCIE_H */ 
    19981512+ 
    1999 --- /dev/null 
    2000 +++ b/arch/mips/pci/ifxmips_pcie_ar10.h 
     1513Index: linux-3.8.13/arch/mips/pci/ifxmips_pcie_ar10.h 
     1514=================================================================== 
     1515--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     1516+++ linux-3.8.13/arch/mips/pci/ifxmips_pcie_ar10.h      2013-07-25 20:01:18.407262431 +0200 
    20011517@@ -0,0 +1,290 @@ 
    20021518+/**************************************************************************** 
     
    22901806+ 
    22911807+#endif /* IFXMIPS_PCIE_AR10_H */ 
    2292 --- /dev/null 
    2293 +++ b/arch/mips/pci/ifxmips_pcie_msi.c 
     1808Index: linux-3.8.13/arch/mips/pci/ifxmips_pcie_msi.c 
     1809=================================================================== 
     1810--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     1811+++ linux-3.8.13/arch/mips/pci/ifxmips_pcie_msi.c       2013-07-25 20:01:18.407262431 +0200 
    22941812@@ -0,0 +1,392 @@ 
    22951813+/****************************************************************************** 
     
    26852203+MODULE_DESCRIPTION("Infineon PCIe IP builtin MSI PIC driver"); 
    26862204+ 
    2687 --- /dev/null 
    2688 +++ b/arch/mips/pci/ifxmips_pcie_phy.c 
     2205Index: linux-3.8.13/arch/mips/pci/ifxmips_pcie_phy.c 
     2206=================================================================== 
     2207--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     2208+++ linux-3.8.13/arch/mips/pci/ifxmips_pcie_phy.c       2013-07-25 20:01:18.407262431 +0200 
    26892209@@ -0,0 +1,478 @@ 
    26902210+/****************************************************************************** 
     
    31662686+} 
    31672687+ 
    3168 --- /dev/null 
    3169 +++ b/arch/mips/pci/ifxmips_pcie_pm.c 
     2688Index: linux-3.8.13/arch/mips/pci/ifxmips_pcie_pm.c 
     2689=================================================================== 
     2690--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     2691+++ linux-3.8.13/arch/mips/pci/ifxmips_pcie_pm.c        2013-07-25 20:01:18.407262431 +0200 
    31702692@@ -0,0 +1,176 @@ 
    31712693+/****************************************************************************** 
     
    33452867+} 
    33462868+ 
    3347 --- /dev/null 
    3348 +++ b/arch/mips/pci/ifxmips_pcie_pm.h 
     2869Index: linux-3.8.13/arch/mips/pci/ifxmips_pcie_pm.h 
     2870=================================================================== 
     2871--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     2872+++ linux-3.8.13/arch/mips/pci/ifxmips_pcie_pm.h        2013-07-25 20:01:18.407262431 +0200 
    33492873@@ -0,0 +1,36 @@ 
    33502874+/****************************************************************************** 
     
    33842908+#endif /* IFXMIPS_PCIE_PM_H  */ 
    33852909+ 
    3386 --- /dev/null 
    3387 +++ b/arch/mips/pci/ifxmips_pcie_reg.h 
     2910Index: linux-3.8.13/arch/mips/pci/ifxmips_pcie_reg.h 
     2911=================================================================== 
     2912--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     2913+++ linux-3.8.13/arch/mips/pci/ifxmips_pcie_reg.h       2013-07-25 20:01:18.411262431 +0200 
    33882914@@ -0,0 +1,1001 @@ 
    33892915+/****************************************************************************** 
     
    43883914+#endif /* IFXMIPS_PCIE_REG_H */ 
    43893915+ 
    4390 --- /dev/null 
    4391 +++ b/arch/mips/pci/ifxmips_pcie_vr9.h 
     3916Index: linux-3.8.13/arch/mips/pci/ifxmips_pcie_vr9.h 
     3917=================================================================== 
     3918--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     3919+++ linux-3.8.13/arch/mips/pci/ifxmips_pcie_vr9.h       2013-07-25 20:01:18.411262431 +0200 
    43923920@@ -0,0 +1,271 @@ 
    43933921+/**************************************************************************** 
     
    46624190+#endif /* IFXMIPS_PCIE_VR9_H */ 
    46634191+ 
    4664 --- a/arch/mips/pci/pci.c 
    4665 +++ b/arch/mips/pci/pci.c 
    4666 @@ -255,6 +255,31 @@ static int __init pcibios_init(void) 
     4192Index: linux-3.8.13/arch/mips/pci/pci.c 
     4193=================================================================== 
     4194--- linux-3.8.13.orig/arch/mips/pci/pci.c       2013-07-25 20:01:13.135262305 +0200 
     4195+++ linux-3.8.13/arch/mips/pci/pci.c    2013-07-25 20:01:18.411262431 +0200 
     4196@@ -255,6 +255,31 @@ 
    46674197  
    46684198 subsys_initcall(pcibios_init); 
     
    46964226 { 
    46974227        u16 cmd, old_cmd; 
    4698 --- a/drivers/pci/pcie/aer/Kconfig 
    4699 +++ b/drivers/pci/pcie/aer/Kconfig 
     4228Index: linux-3.8.13/drivers/pci/pcie/aer/Kconfig 
     4229=================================================================== 
     4230--- linux-3.8.13.orig/drivers/pci/pcie/aer/Kconfig      2013-05-11 22:57:46.000000000 +0200 
     4231+++ linux-3.8.13/drivers/pci/pcie/aer/Kconfig   2013-07-25 20:01:18.411262431 +0200 
    47004232@@ -5,7 +5,7 @@ 
    47014233 config PCIEAER 
     
    47074239          This enables PCI Express Root Port Advanced Error Reporting 
    47084240          (AER) driver support. Error reporting messages sent to Root 
    4709 --- a/include/linux/pci.h 
    4710 +++ b/include/linux/pci.h 
    4711 @@ -1059,6 +1059,8 @@ void pci_walk_bus(struct pci_bus *top, i 
     4241Index: linux-3.8.13/include/linux/pci.h 
     4242=================================================================== 
     4243--- linux-3.8.13.orig/include/linux/pci.h       2013-07-25 20:01:13.111262305 +0200 
     4244+++ linux-3.8.13/include/linux/pci.h    2013-07-25 20:01:18.415262432 +0200 
     4245@@ -1059,6 +1059,8 @@ 
    47124246 int pci_cfg_space_size_ext(struct pci_dev *dev); 
    47134247 int pci_cfg_space_size(struct pci_dev *dev); 
     
    47184252 resource_size_t pcibios_window_alignment(struct pci_bus *bus, 
    47194253                                         unsigned long type); 
    4720 --- a/include/linux/pci_ids.h 
    4721 +++ b/include/linux/pci_ids.h 
     4254Index: linux-3.8.13/include/linux/pci_ids.h 
     4255=================================================================== 
     4256--- linux-3.8.13.orig/include/linux/pci_ids.h   2013-05-11 22:57:46.000000000 +0200 
     4257+++ linux-3.8.13/include/linux/pci_ids.h        2013-07-25 20:01:18.415262432 +0200 
    47224258@@ -1040,6 +1040,12 @@ 
    47234259 #define PCI_DEVICE_ID_SGI_LITHIUM      0x1002 
     
    47334269 #define PCI_DEVICE_ID_WINBOND_82C105   0x0105 
    47344270 #define PCI_DEVICE_ID_WINBOND_83C553   0x0565 
     4271Index: linux-3.8.13/arch/mips/pci/pcie-lantiq.h 
     4272=================================================================== 
     4273--- /dev/null   1970-01-01 00:00:00.000000000 +0000 
     4274+++ linux-3.8.13/arch/mips/pci/pcie-lantiq.h    2013-07-25 20:01:18.419262432 +0200 
     4275@@ -0,0 +1,1305 @@ 
     4276+/****************************************************************************** 
     4277+** 
     4278+** FILE NAME    : ifxmips_pcie_reg.h 
     4279+** PROJECT      : IFX UEIP for VRX200 
     4280+** MODULES      : PCIe module 
     4281+** 
     4282+** DATE         : 02 Mar 2009 
     4283+** AUTHOR       : Lei Chuanhua 
     4284+** DESCRIPTION  : PCIe Root Complex Driver 
     4285+** COPYRIGHT    :       Copyright (c) 2009 
     4286+**                      Infineon Technologies AG 
     4287+**                      Am Campeon 1-12, 85579 Neubiberg, Germany 
     4288+** 
     4289+**    This program is free software; you can redistribute it and/or modify 
     4290+**    it under the terms of the GNU General Public License as published by 
     4291+**    the Free Software Foundation; either version 2 of the License, or 
     4292+**    (at your option) any later version. 
     4293+** HISTORY 
     4294+** $Version $Date        $Author         $Comment 
     4295+** 0.0.1    17 Mar,2009  Lei Chuanhua    Initial version 
     4296+*******************************************************************************/ 
     4297+#ifndef IFXMIPS_PCIE_REG_H 
     4298+#define IFXMIPS_PCIE_REG_H 
     4299+#include <linux/version.h> 
     4300+#include <linux/types.h> 
     4301+#include <linux/pci.h> 
     4302+#include <linux/interrupt.h> 
     4303+/*! 
     4304+ \file ifxmips_pcie_reg.h 
     4305+ \ingroup IFX_PCIE   
     4306+ \brief header file for PCIe module register definition 
     4307+*/ 
     4308+/* PCIe Address Mapping Base */ 
     4309+#define PCIE_CFG_PHY_BASE        0x1D000000UL 
     4310+#define PCIE_CFG_BASE           (KSEG1 + PCIE_CFG_PHY_BASE) 
     4311+#define PCIE_CFG_SIZE           (8 * 1024 * 1024) 
     4312+ 
     4313+#define PCIE_MEM_PHY_BASE        0x1C000000UL 
     4314+#define PCIE_MEM_BASE           (KSEG1 + PCIE_MEM_PHY_BASE) 
     4315+#define PCIE_MEM_SIZE           (16 * 1024 * 1024) 
     4316+#define PCIE_MEM_PHY_END        (PCIE_MEM_PHY_BASE + PCIE_MEM_SIZE - 1) 
     4317+ 
     4318+#define PCIE_IO_PHY_BASE         0x1D800000UL 
     4319+#define PCIE_IO_BASE            (KSEG1 + PCIE_IO_PHY_BASE) 
     4320+#define PCIE_IO_SIZE            (1 * 1024 * 1024) 
     4321+#define PCIE_IO_PHY_END         (PCIE_IO_PHY_BASE + PCIE_IO_SIZE - 1) 
     4322+ 
     4323+#define PCIE_RC_CFG_BASE        (KSEG1 + 0x1D900000) 
     4324+#define PCIE_APP_LOGIC_REG      (KSEG1 + 0x1E100900) 
     4325+#define PCIE_MSI_PHY_BASE        0x1F600000UL 
     4326+ 
     4327+#define PCIE_PDI_PHY_BASE        0x1F106800UL 
     4328+#define PCIE_PDI_BASE           (KSEG1 + PCIE_PDI_PHY_BASE) 
     4329+#define PCIE_PDI_SIZE            0x400 
     4330+ 
     4331+#define PCIE1_CFG_PHY_BASE        0x19000000UL 
     4332+#define PCIE1_CFG_BASE           (KSEG1 + PCIE1_CFG_PHY_BASE) 
     4333+#define PCIE1_CFG_SIZE           (8 * 1024 * 1024) 
     4334+ 
     4335+#define PCIE1_MEM_PHY_BASE        0x18000000UL 
     4336+#define PCIE1_MEM_BASE           (KSEG1 + PCIE1_MEM_PHY_BASE) 
     4337+#define PCIE1_MEM_SIZE           (16 * 1024 * 1024) 
     4338+#define PCIE1_MEM_PHY_END        (PCIE1_MEM_PHY_BASE + PCIE1_MEM_SIZE - 1) 
     4339+ 
     4340+#define PCIE1_IO_PHY_BASE         0x19800000UL 
     4341+#define PCIE1_IO_BASE            (KSEG1 + PCIE1_IO_PHY_BASE) 
     4342+#define PCIE1_IO_SIZE            (1 * 1024 * 1024) 
     4343+#define PCIE1_IO_PHY_END         (PCIE1_IO_PHY_BASE + PCIE1_IO_SIZE - 1) 
     4344+ 
     4345+#define PCIE1_RC_CFG_BASE        (KSEG1 + 0x19900000) 
     4346+#define PCIE1_APP_LOGIC_REG      (KSEG1 + 0x1E100700) 
     4347+#define PCIE1_MSI_PHY_BASE        0x1F400000UL 
     4348+ 
     4349+#define PCIE1_PDI_PHY_BASE        0x1F700400UL 
     4350+#define PCIE1_PDI_BASE           (KSEG1 + PCIE1_PDI_PHY_BASE) 
     4351+#define PCIE1_PDI_SIZE            0x400 
     4352+ 
     4353+#define PCIE_CFG_PORT_TO_BASE(X)     ((X) > 0 ? (PCIE1_CFG_BASE) : (PCIE_CFG_BASE)) 
     4354+#define PCIE_MEM_PORT_TO_BASE(X)     ((X) > 0 ? (PCIE1_MEM_BASE) : (PCIE_MEM_BASE)) 
     4355+#define PCIE_IO_PORT_TO_BASE(X)      ((X) > 0 ? (PCIE1_IO_BASE) : (PCIE_IO_BASE)) 
     4356+#define PCIE_MEM_PHY_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_MEM_PHY_BASE) : (PCIE_MEM_PHY_BASE)) 
     4357+#define PCIE_MEM_PHY_PORT_TO_END(X)  ((X) > 0 ? (PCIE1_MEM_PHY_END) : (PCIE_MEM_PHY_END)) 
     4358+#define PCIE_IO_PHY_PORT_TO_BASE(X)  ((X) > 0 ? (PCIE1_IO_PHY_BASE) : (PCIE_IO_PHY_BASE)) 
     4359+#define PCIE_IO_PHY_PORT_TO_END(X)   ((X) > 0 ? (PCIE1_IO_PHY_END) : (PCIE_IO_PHY_END)) 
     4360+#define PCIE_APP_PORT_TO_BASE(X)     ((X) > 0 ? (PCIE1_APP_LOGIC_REG) : (PCIE_APP_LOGIC_REG)) 
     4361+#define PCIE_RC_PORT_TO_BASE(X)      ((X) > 0 ? (PCIE1_RC_CFG_BASE) : (PCIE_RC_CFG_BASE)) 
     4362+#define PCIE_PHY_PORT_TO_BASE(X)     ((X) > 0 ? (PCIE1_PDI_BASE) : (PCIE_PDI_BASE)) 
     4363+ 
     4364+/* PCIe Application Logic Register */ 
     4365+/* RC Core Control Register */ 
     4366+#define PCIE_RC_CCR(X)                      (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x10) 
     4367+/* This should be enabled after initializing configuratin registers 
     4368+ * Also should check link status retraining bit 
     4369+ */ 
     4370+#define PCIE_RC_CCR_LTSSM_ENABLE             0x00000001    /* Enable LTSSM to continue link establishment */ 
     4371+ 
     4372+/* RC Core Debug Register */ 
     4373+#define PCIE_RC_DR(X)                       (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x14) 
     4374+#define PCIE_RC_DR_DLL_UP                    0x00000001  /* Data Link Layer Up */ 
     4375+#define PCIE_RC_DR_CURRENT_POWER_STATE       0x0000000E  /* Current Power State */ 
     4376+#define PCIE_RC_DR_CURRENT_POWER_STATE_S     1 
     4377+#define PCIE_RC_DR_CURRENT_LTSSM_STATE       0x000001F0  /* Current LTSSM State */ 
     4378+#define PCIE_RC_DR_CURRENT_LTSSM_STATE_S     4 
     4379+ 
     4380+#define PCIE_RC_DR_PM_DEV_STATE              0x00000E00  /* Power Management D-State */ 
     4381+#define PCIE_RC_DR_PM_DEV_STATE_S            9 
     4382+ 
     4383+#define PCIE_RC_DR_PM_ENABLED                0x00001000  /* Power Management State from PMU */ 
     4384+#define PCIE_RC_DR_PME_EVENT_ENABLED         0x00002000  /* Power Management Event Enable State */ 
     4385+#define PCIE_RC_DR_AUX_POWER_ENABLED         0x00004000  /* Auxiliary Power Enable */ 
     4386+ 
     4387+/* Current Power State Definition */ 
     4388+enum { 
     4389+    PCIE_RC_DR_D0 = 0, 
     4390+    PCIE_RC_DR_D1,   /* Not supported */ 
     4391+    PCIE_RC_DR_D2,   /* Not supported */ 
     4392+    PCIE_RC_DR_D3, 
     4393+    PCIE_RC_DR_UN, 
     4394+}; 
     4395+ 
     4396+/* PHY Link Status Register */ 
     4397+#define PCIE_PHY_SR(X)                      (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x18) 
     4398+#define PCIE_PHY_SR_PHY_LINK_UP              0x00000001   /* PHY Link Up/Down Indicator */ 
     4399+ 
     4400+/* Electromechanical Control Register */ 
     4401+#define PCIE_EM_CR(X)                       (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x1C) 
     4402+#define PCIE_EM_CR_CARD_IS_PRESENT           0x00000001  /* Card Presence Detect State */ 
     4403+#define PCIE_EM_CR_MRL_OPEN                  0x00000002  /* MRL Sensor State */ 
     4404+#define PCIE_EM_CR_POWER_FAULT_SET           0x00000004  /* Power Fault Detected */ 
     4405+#define PCIE_EM_CR_MRL_SENSOR_SET            0x00000008  /* MRL Sensor Changed */ 
     4406+#define PCIE_EM_CR_PRESENT_DETECT_SET        0x00000010  /* Card Presense Detect Changed */ 
     4407+#define PCIE_EM_CR_CMD_CPL_INT_SET           0x00000020  /* Command Complete Interrupt */ 
     4408+#define PCIE_EM_CR_SYS_INTERLOCK_SET         0x00000040  /* System Electromechanical IterLock Engaged */ 
     4409+#define PCIE_EM_CR_ATTENTION_BUTTON_SET      0x00000080  /* Attention Button Pressed */ 
     4410+ 
     4411+/* Interrupt Status Register */ 
     4412+#define PCIE_IR_SR(X)                       (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x20) 
     4413+#define PCIE_IR_SR_PME_CAUSE_MSI             0x00000002  /* MSI caused by PME */ 
     4414+#define PCIE_IR_SR_HP_PME_WAKE_GEN           0x00000004  /* Hotplug PME Wake Generation */ 
     4415+#define PCIE_IR_SR_HP_MSI                    0x00000008  /* Hotplug MSI */ 
     4416+#define PCIE_IR_SR_AHB_LU_ERR                0x00000030  /* AHB Bridge Lookup Error Signals */ 
     4417+#define PCIE_IR_SR_AHB_LU_ERR_S              4 
     4418+#define PCIE_IR_SR_INT_MSG_NUM               0x00003E00  /* Interrupt Message Number */ 
     4419+#define PCIE_IR_SR_INT_MSG_NUM_S             9 
     4420+#define PCIE_IR_SR_AER_INT_MSG_NUM           0xF8000000  /* Advanced Error Interrupt Message Number */ 
     4421+#define PCIE_IR_SR_AER_INT_MSG_NUM_S         27 
     4422+ 
     4423+/* Message Control Register */ 
     4424+#define PCIE_MSG_CR(X)                      (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x30) 
     4425+#define PCIE_MSG_CR_GEN_PME_TURN_OFF_MSG     0x00000001  /* Generate PME Turn Off Message */ 
     4426+#define PCIE_MSG_CR_GEN_UNLOCK_MSG           0x00000002  /* Generate Unlock Message */ 
     4427+ 
     4428+#define PCIE_VDM_DR(X)                      (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x34) 
     4429+ 
     4430+/* Vendor-Defined Message Requester ID Register */ 
     4431+#define PCIE_VDM_RID(X)                     (PCIE_APP_PORT_TO_BASE (X) + 0x38) 
     4432+#define PCIE_VDM_RID_VENROR_MSG_REQ_ID       0x0000FFFF 
     4433+#define PCIE_VDM_RID_VDMRID_S                0 
     4434+ 
     4435+/* ASPM Control Register */ 
     4436+#define PCIE_ASPM_CR(X)                     (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x40) 
     4437+#define PCIE_ASPM_CR_HOT_RST                 0x00000001  /* Hot Reset Request to the downstream device */ 
     4438+#define PCIE_ASPM_CR_REQ_EXIT_L1             0x00000002  /* Request to Exit L1 */ 
     4439+#define PCIE_ASPM_CR_REQ_ENTER_L1            0x00000004  /* Request to Enter L1 */ 
     4440+ 
     4441+/* Vendor Message DW0 Register */ 
     4442+#define PCIE_VM_MSG_DW0(X)                  (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x50) 
     4443+#define PCIE_VM_MSG_DW0_TYPE                 0x0000001F  /* Message type */ 
     4444+#define PCIE_VM_MSG_DW0_TYPE_S               0 
     4445+#define PCIE_VM_MSG_DW0_FORMAT               0x00000060  /* Format */ 
     4446+#define PCIE_VM_MSG_DW0_FORMAT_S             5 
     4447+#define PCIE_VM_MSG_DW0_TC                   0x00007000  /* Traffic Class */ 
     4448+#define PCIE_VM_MSG_DW0_TC_S                 12 
     4449+#define PCIE_VM_MSG_DW0_ATTR                 0x000C0000  /* Atrributes */ 
     4450+#define PCIE_VM_MSG_DW0_ATTR_S               18 
     4451+#define PCIE_VM_MSG_DW0_EP_TLP               0x00100000  /* Poisoned TLP */ 
     4452+#define PCIE_VM_MSG_DW0_TD                   0x00200000  /* TLP Digest */ 
     4453+#define PCIE_VM_MSG_DW0_LEN                  0xFFC00000  /* Length */ 
     4454+#define PCIE_VM_MSG_DW0_LEN_S                22 
     4455+ 
     4456+/* Format Definition */ 
     4457+enum { 
     4458+    PCIE_VM_MSG_FORMAT_00 = 0,  /* 3DW Hdr, no data*/ 
     4459+    PCIE_VM_MSG_FORMAT_01,      /* 4DW Hdr, no data */ 
     4460+    PCIE_VM_MSG_FORMAT_10,      /* 3DW Hdr, with data */ 
     4461+    PCIE_VM_MSG_FORMAT_11,      /* 4DW Hdr, with data */ 
     4462+}; 
     4463+ 
     4464+/* Traffic Class Definition */ 
     4465+enum { 
     4466+    PCIE_VM_MSG_TC0 = 0, 
     4467+    PCIE_VM_MSG_TC1, 
     4468+    PCIE_VM_MSG_TC2, 
     4469+    PCIE_VM_MSG_TC3, 
     4470+    PCIE_VM_MSG_TC4, 
     4471+    PCIE_VM_MSG_TC5, 
     4472+    PCIE_VM_MSG_TC6, 
     4473+    PCIE_VM_MSG_TC7, 
     4474+}; 
     4475+ 
     4476+/* Attributes Definition */ 
     4477+enum { 
     4478+    PCIE_VM_MSG_ATTR_00 = 0,   /* RO and No Snoop cleared */ 
     4479+    PCIE_VM_MSG_ATTR_01,       /* RO cleared , No Snoop set */ 
     4480+    PCIE_VM_MSG_ATTR_10,       /* RO set, No Snoop cleared*/ 
     4481+    PCIE_VM_MSG_ATTR_11,       /* RO and No Snoop set */ 
     4482+}; 
     4483+ 
     4484+/* Payload Size Definition */ 
     4485+#define PCIE_VM_MSG_LEN_MIN  0 
     4486+#define PCIE_VM_MSG_LEN_MAX  1024 
     4487+ 
     4488+/* Vendor Message DW1 Register */ 
     4489+#define PCIE_VM_MSG_DW1(X)                 (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x54) 
     4490+#define PCIE_VM_MSG_DW1_FUNC_NUM            0x00000070  /* Function Number */ 
     4491+#define PCIE_VM_MSG_DW1_FUNC_NUM_S          8 
     4492+#define PCIE_VM_MSG_DW1_CODE                0x00FF0000  /* Message Code */ 
     4493+#define PCIE_VM_MSG_DW1_CODE_S              16 
     4494+#define PCIE_VM_MSG_DW1_TAG                 0xFF000000  /* Tag */ 
     4495+#define PCIE_VM_MSG_DW1_TAG_S               24 
     4496+ 
     4497+#define PCIE_VM_MSG_DW2(X)                  (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x58) 
     4498+#define PCIE_VM_MSG_DW3(X)                  (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x5C) 
     4499+ 
     4500+/* Vendor Message Request Register */ 
     4501+#define PCIE_VM_MSG_REQR(X)                 (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x60) 
     4502+#define PCIE_VM_MSG_REQR_REQ                 0x00000001  /* Vendor Message Request */ 
     4503+ 
     4504+ 
     4505+/* AHB Slave Side Band Control Register */ 
     4506+#define PCIE_AHB_SSB(X)                     (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x70) 
     4507+#define PCIE_AHB_SSB_REQ_BCM                0x00000001 /* Slave Reques BCM filed */ 
     4508+#define PCIE_AHB_SSB_REQ_EP                 0x00000002 /* Slave Reques EP filed */ 
     4509+#define PCIE_AHB_SSB_REQ_TD                 0x00000004 /* Slave Reques TD filed */ 
     4510+#define PCIE_AHB_SSB_REQ_ATTR               0x00000018 /* Slave Reques Attribute number */ 
     4511+#define PCIE_AHB_SSB_REQ_ATTR_S             3 
     4512+#define PCIE_AHB_SSB_REQ_TC                 0x000000E0 /* Slave Request TC Field */ 
     4513+#define PCIE_AHB_SSB_REQ_TC_S               5 
     4514+ 
     4515+/* AHB Master SideBand Ctrl Register */ 
     4516+#define PCIE_AHB_MSB(X)                     (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x74) 
     4517+#define PCIE_AHB_MSB_RESP_ATTR               0x00000003 /* Master Response Attribute number */ 
     4518+#define PCIE_AHB_MSB_RESP_ATTR_S             0 
     4519+#define PCIE_AHB_MSB_RESP_BAD_EOT            0x00000004 /* Master Response Badeot filed */ 
     4520+#define PCIE_AHB_MSB_RESP_BCM                0x00000008 /* Master Response BCM filed */ 
     4521+#define PCIE_AHB_MSB_RESP_EP                 0x00000010 /* Master Response EP filed */ 
     4522+#define PCIE_AHB_MSB_RESP_TD                 0x00000020 /* Master Response TD filed */ 
     4523+#define PCIE_AHB_MSB_RESP_FUN_NUM            0x000003C0 /* Master Response Function number */ 
     4524+#define PCIE_AHB_MSB_RESP_FUN_NUM_S          6 
     4525+ 
     4526+/* AHB Control Register, fixed bus enumeration exception */ 
     4527+#define PCIE_AHB_CTRL(X)                     (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x78) 
     4528+#define PCIE_AHB_CTRL_BUS_ERROR_SUPPRESS     0x00000001  
     4529+ 
     4530+/* Interrupt Enalbe Register */ 
     4531+#define PCIE_IRNEN(X)                        (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xF4) 
     4532+#define PCIE_IRNCR(X)                        (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xF8) 
     4533+#define PCIE_IRNICR(X)                       (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xFC) 
     4534+ 
     4535+/* PCIe interrupt enable/control/capture register definition */ 
     4536+#define PCIE_IRN_AER_REPORT                 0x00000001  /* AER Interrupt */ 
     4537+#define PCIE_IRN_AER_MSIX                   0x00000002  /* Advanced Error MSI-X Interrupt */ 
     4538+#define PCIE_IRN_PME                        0x00000004  /* PME Interrupt */ 
     4539+#define PCIE_IRN_HOTPLUG                    0x00000008  /* Hotplug Interrupt */ 
     4540+#define PCIE_IRN_RX_VDM_MSG                 0x00000010  /* Vendor-Defined Message Interrupt */ 
     4541+#define PCIE_IRN_RX_CORRECTABLE_ERR_MSG     0x00000020  /* Correctable Error Message Interrupt */ 
     4542+#define PCIE_IRN_RX_NON_FATAL_ERR_MSG       0x00000040  /* Non-fatal Error Message */ 
     4543+#define PCIE_IRN_RX_FATAL_ERR_MSG           0x00000080  /* Fatal Error Message */ 
     4544+#define PCIE_IRN_RX_PME_MSG                 0x00000100  /* PME Message Interrupt */ 
     4545+#define PCIE_IRN_RX_PME_TURNOFF_ACK         0x00000200  /* PME Turnoff Ack Message Interrupt */ 
     4546+#define PCIE_IRN_AHB_BR_FATAL_ERR           0x00000400  /* AHB Fatal Error Interrupt */ 
     4547+#define PCIE_IRN_LINK_AUTO_BW_STATUS        0x00000800  /* Link Auto Bandwidth Status Interrupt */ 
     4548+#define PCIE_IRN_BW_MGT                     0x00001000  /* Bandwidth Managment Interrupt */ 
     4549+#define PCIE_IRN_INTA                       0x00002000  /* INTA */ 
     4550+#define PCIE_IRN_INTB                       0x00004000  /* INTB */ 
     4551+#define PCIE_IRN_INTC                       0x00008000  /* INTC */ 
     4552+#define PCIE_IRN_INTD                       0x00010000  /* INTD */ 
     4553+#define PCIE_IRN_WAKEUP                     0x00020000  /* Wake up Interrupt */ 
     4554+ 
     4555+#define PCIE_RC_CORE_COMBINED_INT    (PCIE_IRN_AER_REPORT |  PCIE_IRN_AER_MSIX | PCIE_IRN_PME | \ 
     4556+                                      PCIE_IRN_HOTPLUG | PCIE_IRN_RX_VDM_MSG | PCIE_IRN_RX_CORRECTABLE_ERR_MSG |\ 
     4557+                                      PCIE_IRN_RX_NON_FATAL_ERR_MSG | PCIE_IRN_RX_FATAL_ERR_MSG | \ 
     4558+                                      PCIE_IRN_RX_PME_MSG | PCIE_IRN_RX_PME_TURNOFF_ACK | PCIE_IRN_AHB_BR_FATAL_ERR | \ 
     4559+                                      PCIE_IRN_LINK_AUTO_BW_STATUS | PCIE_IRN_BW_MGT) 
     4560+/* PCIe RC Configuration Register */ 
     4561+#define PCIE_VDID(X)                (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x00) 
     4562+ 
     4563+/* Bit definition from pci_reg.h */ 
     4564+#define PCIE_PCICMDSTS(X)           (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x04) 
     4565+#define PCIE_CCRID(X)               (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x08) 
     4566+#define PCIE_CLSLTHTBR(X)           (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x0C) /* EP only */ 
     4567+/* BAR0, BAR1,Only necessary if the bridges implements a device-specific register set or memory buffer */ 
     4568+#define PCIE_BAR0(X)                (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x10) /* Not used*/ 
     4569+#define PCIE_BAR1(X)                (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x14) /* Not used */ 
     4570+ 
     4571+#define PCIE_BNR(X)                 (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x18) /* Mandatory */ 
     4572+/* Bus Number Register bits */ 
     4573+#define PCIE_BNR_PRIMARY_BUS_NUM             0x000000FF 
     4574+#define PCIE_BNR_PRIMARY_BUS_NUM_S           0 
     4575+#define PCIE_PNR_SECONDARY_BUS_NUM           0x0000FF00 
     4576+#define PCIE_PNR_SECONDARY_BUS_NUM_S         8 
     4577+#define PCIE_PNR_SUB_BUS_NUM                 0x00FF0000 
     4578+#define PCIE_PNR_SUB_BUS_NUM_S               16 
     4579+ 
     4580+/* IO Base/Limit Register bits */ 
     4581+#define PCIE_IOBLSECS(X)                       (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x1C)  /* RC only */ 
     4582+#define PCIE_IOBLSECS_32BIT_IO_ADDR             0x00000001 
     4583+#define PCIE_IOBLSECS_IO_BASE_ADDR              0x000000F0 
     4584+#define PCIE_IOBLSECS_IO_BASE_ADDR_S            4 
     4585+#define PCIE_IOBLSECS_32BIT_IOLIMT              0x00000100 
     4586+#define PCIE_IOBLSECS_IO_LIMIT_ADDR             0x0000F000 
     4587+#define PCIE_IOBLSECS_IO_LIMIT_ADDR_S           12 
     4588+ 
     4589+/* Non-prefetchable Memory Base/Limit Register bit */ 
     4590+#define PCIE_MBML(X)                           (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x20)  /* RC only */ 
     4591+#define PCIE_MBML_MEM_BASE_ADDR                 0x0000FFF0 
     4592+#define PCIE_MBML_MEM_BASE_ADDR_S               4 
     4593+#define PCIE_MBML_MEM_LIMIT_ADDR                0xFFF00000 
     4594+#define PCIE_MBML_MEM_LIMIT_ADDR_S              20 
     4595+ 
     4596+/* Prefetchable Memory Base/Limit Register bit */ 
     4597+#define PCIE_PMBL(X)                           (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x24)  /* RC only */ 
     4598+#define PCIE_PMBL_64BIT_ADDR                    0x00000001 
     4599+#define PCIE_PMBL_UPPER_12BIT                   0x0000FFF0 
     4600+#define PCIE_PMBL_UPPER_12BIT_S                 4 
     4601+#define PCIE_PMBL_E64MA                         0x00010000 
     4602+#define PCIE_PMBL_END_ADDR                      0xFFF00000 
     4603+#define PCIE_PMBL_END_ADDR_S                    20 
     4604+#define PCIE_PMBU32(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x28)  /* RC only */ 
     4605+#define PCIE_PMLU32(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x2C)  /* RC only */ 
     4606+ 
     4607+/* I/O Base/Limit Upper 16 bits register */ 
     4608+#define PCIE_IO_BANDL(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x30)  /* RC only */ 
     4609+#define PCIE_IO_BANDL_UPPER_16BIT_IO_BASE        0x0000FFFF 
     4610+#define PCIE_IO_BANDL_UPPER_16BIT_IO_BASE_S      0 
     4611+#define PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT       0xFFFF0000 
     4612+#define PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT_S     16 
     4613+ 
     4614+#define PCIE_CPR(X)                            (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x34) 
     4615+#define PCIE_EBBAR(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x38) 
     4616+ 
     4617+/* Interrupt and Secondary Bridge Control Register */ 
     4618+#define PCIE_INTRBCTRL(X)                      (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x3C) 
     4619+ 
     4620+#define PCIE_INTRBCTRL_INT_LINE                 0x000000FF 
     4621+#define PCIE_INTRBCTRL_INT_LINE_S               0 
     4622+#define PCIE_INTRBCTRL_INT_PIN                  0x0000FF00 
     4623+#define PCIE_INTRBCTRL_INT_PIN_S                8 
     4624+#define PCIE_INTRBCTRL_PARITY_ERR_RESP_ENABLE   0x00010000    /* #PERR */ 
     4625+#define PCIE_INTRBCTRL_SERR_ENABLE              0x00020000    /* #SERR */ 
     4626+#define PCIE_INTRBCTRL_ISA_ENABLE               0x00040000    /* ISA enable, IO 64KB only */ 
     4627+#define PCIE_INTRBCTRL_VGA_ENABLE               0x00080000    /* VGA enable */ 
     4628+#define PCIE_INTRBCTRL_VGA_16BIT_DECODE         0x00100000    /* VGA 16bit decode */ 
     4629+#define PCIE_INTRBCTRL_RST_SECONDARY_BUS        0x00400000    /* Secondary bus rest, hot rest, 1ms */ 
     4630+/* Others are read only */ 
     4631+enum { 
     4632+    PCIE_INTRBCTRL_INT_NON = 0, 
     4633+    PCIE_INTRBCTRL_INTA, 
     4634+    PCIE_INTRBCTRL_INTB, 
     4635+    PCIE_INTRBCTRL_INTC, 
     4636+    PCIE_INTRBCTRL_INTD, 
     4637+}; 
     4638+ 
     4639+#define PCIE_PM_CAPR(X)                  (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x40) 
     4640+ 
     4641+/* Power Management Control and Status Register */ 
     4642+#define PCIE_PM_CSR(X)                   (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x44) 
     4643+ 
     4644+#define PCIE_PM_CSR_POWER_STATE           0x00000003   /* Power State */ 
     4645+#define PCIE_PM_CSR_POWER_STATE_S         0 
     4646+#define PCIE_PM_CSR_SW_RST                0x00000008   /* Soft Reset Enabled */ 
     4647+#define PCIE_PM_CSR_PME_ENABLE            0x00000100   /* PME Enable */ 
     4648+#define PCIE_PM_CSR_PME_STATUS            0x00008000   /* PME status */ 
     4649+ 
     4650+/* MSI Capability Register for EP */ 
     4651+#define PCIE_MCAPR(X)                    (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x50) 
     4652+ 
     4653+#define PCIE_MCAPR_MSI_CAP_ID             0x000000FF  /* MSI Capability ID */ 
     4654+#define PCIE_MCAPR_MSI_CAP_ID_S           0 
     4655+#define PCIE_MCAPR_MSI_NEXT_CAP_PTR       0x0000FF00  /* Next Capability Pointer */ 
     4656+#define PCIE_MCAPR_MSI_NEXT_CAP_PTR_S     8 
     4657+#define PCIE_MCAPR_MSI_ENABLE             0x00010000  /* MSI Enable */ 
     4658+#define PCIE_MCAPR_MULTI_MSG_CAP          0x000E0000  /* Multiple Message Capable */ 
     4659+#define PCIE_MCAPR_MULTI_MSG_CAP_S        17 
     4660+#define PCIE_MCAPR_MULTI_MSG_ENABLE       0x00700000  /* Multiple Message Enable */ 
     4661+#define PCIE_MCAPR_MULTI_MSG_ENABLE_S     20 
     4662+#define PCIE_MCAPR_ADDR64_CAP             0X00800000  /* 64-bit Address Capable */ 
     4663+ 
     4664+/* MSI Message Address Register */ 
     4665+#define PCIE_MA(X)                       (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x54) 
     4666+ 
     4667+#define PCIE_MA_ADDR_MASK                 0xFFFFFFFC  /* Message Address */ 
     4668+ 
     4669+/* MSI Message Upper Address Register */ 
     4670+#define PCIE_MUA(X)                      (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x58) 
     4671+ 
     4672+/* MSI Message Data Register */ 
     4673+#define PCIE_MD(X)                       (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x5C) 
     4674+ 
     4675+#define PCIE_MD_DATA                      0x0000FFFF  /* Message Data */ 
     4676+#define PCIE_MD_DATA_S                    0 
     4677+ 
     4678+/* PCI Express Capability Register */ 
     4679+#define PCIE_XCAP(X)                     (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x70) 
     4680+ 
     4681+#define PCIE_XCAP_ID                      0x000000FF  /* PCI Express Capability ID */ 
     4682+#define PCIE_XCAP_ID_S                    0 
     4683+#define PCIE_XCAP_NEXT_CAP                0x0000FF00  /* Next Capability Pointer */ 
     4684+#define PCIE_XCAP_NEXT_CAP_S              8 
     4685+#define PCIE_XCAP_VER                     0x000F0000  /* PCI Express Capability Version */ 
     4686+#define PCIE_XCAP_VER_S                   16 
     4687+#define PCIE_XCAP_DEV_PORT_TYPE           0x00F00000  /* Device Port Type */ 
     4688+#define PCIE_XCAP_DEV_PORT_TYPE_S         20 
     4689+#define PCIE_XCAP_SLOT_IMPLEMENTED        0x01000000  /* Slot Implemented */ 
     4690+#define PCIE_XCAP_MSG_INT_NUM             0x3E000000  /* Interrupt Message Number */ 
     4691+#define PCIE_XCAP_MSG_INT_NUM_S           25 
     4692+ 
     4693+/* Device Capability Register */ 
     4694+#define PCIE_DCAP(X)                     (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x74) 
     4695+ 
     4696+#define PCIE_DCAP_MAX_PAYLOAD_SIZE        0x00000007   /* Max Payload size */ 
     4697+#define PCIE_DCAP_MAX_PAYLOAD_SIZE_S      0 
     4698+#define PCIE_DCAP_PHANTOM_FUNC            0x00000018   /* Phanton Function, not supported */ 
     4699+#define PCIE_DCAP_PHANTOM_FUNC_S          3 
     4700+#define PCIE_DCAP_EXT_TAG                 0x00000020   /* Extended Tag Field */ 
     4701+#define PCIE_DCAP_EP_L0S_LATENCY          0x000001C0   /* EP L0s latency only */ 
     4702+#define PCIE_DCAP_EP_L0S_LATENCY_S        6 
     4703+#define PCIE_DCAP_EP_L1_LATENCY           0x00000E00   /* EP L1 latency only */ 
     4704+#define PCIE_DCAP_EP_L1_LATENCY_S         9 
     4705+#define PCIE_DCAP_ROLE_BASE_ERR_REPORT    0x00008000   /* Role Based ERR */ 
     4706+ 
     4707+/* Maximum payload size supported */ 
     4708+enum { 
     4709+    PCIE_MAX_PAYLOAD_128 = 0, 
     4710+    PCIE_MAX_PAYLOAD_256, 
     4711+    PCIE_MAX_PAYLOAD_512, 
     4712+    PCIE_MAX_PAYLOAD_1024, 
     4713+    PCIE_MAX_PAYLOAD_2048, 
     4714+    PCIE_MAX_PAYLOAD_4096, 
     4715+}; 
     4716+ 
     4717+/* Device Control and Status Register */ 
     4718+#define PCIE_DCTLSTS(X)                       (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x78) 
     4719+ 
     4720+#define PCIE_DCTLSTS_CORRECTABLE_ERR_EN        0x00000001   /* COR-ERR */ 
     4721+#define PCIE_DCTLSTS_NONFATAL_ERR_EN           0x00000002   /* Non-fatal ERR */ 
     4722+#define PCIE_DCTLSTS_FATAL_ERR_EN              0x00000004   /* Fatal ERR */ 
     4723+#define PCIE_DCTLSYS_UR_REQ_EN                 0x00000008   /* UR ERR */ 
     4724+#define PCIE_DCTLSTS_RELAXED_ORDERING_EN       0x00000010   /* Enable relaxing ordering */ 
     4725+#define PCIE_DCTLSTS_MAX_PAYLOAD_SIZE          0x000000E0   /* Max payload mask */ 
     4726+#define PCIE_DCTLSTS_MAX_PAYLOAD_SIZE_S        5 
     4727+#define PCIE_DCTLSTS_EXT_TAG_EN                0x00000100   /* Extended tag field */ 
     4728+#define PCIE_DCTLSTS_PHANTOM_FUNC_EN           0x00000200   /* Phantom Function Enable */ 
     4729+#define PCIE_DCTLSTS_AUX_PM_EN                 0x00000400   /* AUX Power PM Enable */ 
     4730+#define PCIE_DCTLSTS_NO_SNOOP_EN               0x00000800   /* Enable no snoop, except root port*/ 
     4731+#define PCIE_DCTLSTS_MAX_READ_SIZE             0x00007000   /* Max Read Request size*/ 
     4732+#define PCIE_DCTLSTS_MAX_READ_SIZE_S           12 
     4733+#define PCIE_DCTLSTS_CORRECTABLE_ERR           0x00010000   /* COR-ERR Detected */ 
     4734+#define PCIE_DCTLSTS_NONFATAL_ERR              0x00020000   /* Non-Fatal ERR Detected */ 
     4735+#define PCIE_DCTLSTS_FATAL_ER                  0x00040000   /* Fatal ERR Detected */ 
     4736+#define PCIE_DCTLSTS_UNSUPPORTED_REQ           0x00080000   /* UR Detected */ 
     4737+#define PCIE_DCTLSTS_AUX_POWER                 0x00100000   /* Aux Power Detected */ 
     4738+#define PCIE_DCTLSTS_TRANSACT_PENDING          0x00200000   /* Transaction pending */ 
     4739+ 
     4740+#define PCIE_DCTLSTS_ERR_EN      (PCIE_DCTLSTS_CORRECTABLE_ERR_EN | \ 
     4741+                                  PCIE_DCTLSTS_NONFATAL_ERR_EN | PCIE_DCTLSTS_FATAL_ERR_EN | \ 
     4742+                                  PCIE_DCTLSYS_UR_REQ_EN) 
     4743+ 
     4744+/* Link Capability Register */ 
     4745+#define PCIE_LCAP(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7C) 
     4746+#define PCIE_LCAP_MAX_LINK_SPEED               0x0000000F  /* Max link speed, 0x1 by default */ 
     4747+#define PCIE_LCAP_MAX_LINK_SPEED_S             0 
     4748+#define PCIE_LCAP_MAX_LENGTH_WIDTH             0x000003F0  /* Maxium Length Width */ 
     4749+#define PCIE_LCAP_MAX_LENGTH_WIDTH_S           4 
     4750+#define PCIE_LCAP_ASPM_LEVEL                   0x00000C00  /* Active State Link PM Support */ 
     4751+#define PCIE_LCAP_ASPM_LEVEL_S                 10 
     4752+#define PCIE_LCAP_L0S_EIXT_LATENCY             0x00007000  /* L0s Exit Latency */ 
     4753+#define PCIE_LCAP_L0S_EIXT_LATENCY_S           12 
     4754+#define PCIE_LCAP_L1_EXIT_LATENCY              0x00038000  /* L1 Exit Latency */ 
     4755+#define PCIE_LCAP_L1_EXIT_LATENCY_S            15 
     4756+#define PCIE_LCAP_CLK_PM                       0x00040000  /* Clock Power Management */ 
     4757+#define PCIE_LCAP_SDER                         0x00080000  /* Surprise Down Error Reporting */ 
     4758+#define PCIE_LCAP_DLL_ACTIVE_REPROT            0x00100000  /* Data Link Layer Active Reporting Capable */ 
     4759+#define PCIE_LCAP_PORT_NUM                     0xFF0000000  /* Port number */ 
     4760+#define PCIE_LCAP_PORT_NUM_S                   24 
     4761+ 
     4762+/* Maximum Length width definition */ 
     4763+#define PCIE_MAX_LENGTH_WIDTH_RES  0x00 
     4764+#define PCIE_MAX_LENGTH_WIDTH_X1   0x01  /* Default */ 
     4765+#define PCIE_MAX_LENGTH_WIDTH_X2   0x02 
     4766+#define PCIE_MAX_LENGTH_WIDTH_X4   0x04 
     4767+#define PCIE_MAX_LENGTH_WIDTH_X8   0x08 
     4768+#define PCIE_MAX_LENGTH_WIDTH_X12  0x0C 
     4769+#define PCIE_MAX_LENGTH_WIDTH_X16  0x10 
     4770+#define PCIE_MAX_LENGTH_WIDTH_X32  0x20 
     4771+ 
     4772+/* Active State Link PM definition */ 
     4773+enum { 
     4774+    PCIE_ASPM_RES0                = 0, 
     4775+    PCIE_ASPM_L0S_ENTRY_SUPPORT,        /* L0s */ 
     4776+    PCIE_ASPM_RES1, 
     4777+    PCIE_ASPM_L0S_L1_ENTRY_SUPPORT,     /* L0s and L1, default */ 
     4778+}; 
     4779+ 
     4780+/* L0s Exit Latency definition */ 
     4781+enum { 
     4782+    PCIE_L0S_EIXT_LATENCY_L64NS    = 0, /* < 64 ns */ 
     4783+    PCIE_L0S_EIXT_LATENCY_B64A128,      /* > 64 ns < 128 ns */ 
     4784+    PCIE_L0S_EIXT_LATENCY_B128A256,     /* > 128 ns < 256 ns */ 
     4785+    PCIE_L0S_EIXT_LATENCY_B256A512,     /* > 256 ns < 512 ns */ 
     4786+    PCIE_L0S_EIXT_LATENCY_B512TO1U,     /* > 512 ns < 1 us */ 
     4787+    PCIE_L0S_EIXT_LATENCY_B1A2U,        /* > 1 us < 2 us */ 
     4788+    PCIE_L0S_EIXT_LATENCY_B2A4U,        /* > 2 us < 4 us */ 
     4789+    PCIE_L0S_EIXT_LATENCY_M4US,         /* > 4 us  */ 
     4790+}; 
     4791+ 
     4792+/* L1 Exit Latency definition */ 
     4793+enum { 
     4794+    PCIE_L1_EXIT_LATENCY_L1US  = 0,  /* < 1 us */ 
     4795+    PCIE_L1_EXIT_LATENCY_B1A2,       /* > 1 us < 2 us */ 
     4796+    PCIE_L1_EXIT_LATENCY_B2A4,       /* > 2 us < 4 us */ 
     4797+    PCIE_L1_EXIT_LATENCY_B4A8,       /* > 4 us < 8 us */ 
     4798+    PCIE_L1_EXIT_LATENCY_B8A16,      /* > 8 us < 16 us */ 
     4799+    PCIE_L1_EXIT_LATENCY_B16A32,     /* > 16 us < 32 us */ 
     4800+    PCIE_L1_EXIT_LATENCY_B32A64,     /* > 32 us < 64 us */ 
     4801+    PCIE_L1_EXIT_LATENCY_M64US,      /* > 64 us */ 
     4802+}; 
     4803+ 
     4804+/* Link Control and Status Register */ 
     4805+#define PCIE_LCTLSTS(X)                     (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x80) 
     4806+#define PCIE_LCTLSTS_ASPM_ENABLE            0x00000003  /* Active State Link PM Control */ 
     4807+#define PCIE_LCTLSTS_ASPM_ENABLE_S          0 
     4808+#define PCIE_LCTLSTS_RCB128                 0x00000008  /* Read Completion Boundary 128*/ 
     4809+#define PCIE_LCTLSTS_LINK_DISABLE           0x00000010  /* Link Disable */ 
     4810+#define PCIE_LCTLSTS_RETRIAN_LINK           0x00000020  /* Retrain Link */ 
     4811+#define PCIE_LCTLSTS_COM_CLK_CFG            0x00000040  /* Common Clock Configuration */ 
     4812+#define PCIE_LCTLSTS_EXT_SYNC               0x00000080  /* Extended Synch */ 
     4813+#define PCIE_LCTLSTS_CLK_PM_EN              0x00000100  /* Enable Clock Powerm Management */ 
     4814+#define PCIE_LCTLSTS_LINK_SPEED             0x000F0000  /* Link Speed */ 
     4815+#define PCIE_LCTLSTS_LINK_SPEED_S           16 
     4816+#define PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH  0x03F00000  /* Negotiated Link Width */ 
     4817+#define PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH_S 20 
     4818+#define PCIE_LCTLSTS_RETRAIN_PENDING        0x08000000  /* Link training is ongoing */ 
     4819+#define PCIE_LCTLSTS_SLOT_CLK_CFG           0x10000000  /* Slot Clock Configuration */ 
     4820+#define PCIE_LCTLSTS_DLL_ACTIVE             0x20000000  /* Data Link Layer Active */ 
     4821+ 
     4822+/* Slot Capabilities Register */ 
     4823+#define PCIE_SLCAP(X)                       (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x84) 
     4824+ 
     4825+/* Slot Capabilities */ 
     4826+#define PCIE_SLCTLSTS(X)                    (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x88) 
     4827+ 
     4828+/* Root Control and Capability Register */ 
     4829+#define PCIE_RCTLCAP(X)                     (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x8C) 
     4830+#define PCIE_RCTLCAP_SERR_ON_CORRECTABLE_ERR  0x00000001   /* #SERR on COR-ERR */ 
     4831+#define PCIE_RCTLCAP_SERR_ON_NONFATAL_ERR     0x00000002   /* #SERR on Non-Fatal ERR */ 
     4832+#define PCIE_RCTLCAP_SERR_ON_FATAL_ERR        0x00000004   /* #SERR on Fatal ERR */ 
     4833+#define PCIE_RCTLCAP_PME_INT_EN               0x00000008   /* PME Interrupt Enable */ 
     4834+#define PCIE_RCTLCAP_SERR_ENABLE    (PCIE_RCTLCAP_SERR_ON_CORRECTABLE_ERR | \ 
     4835+                                     PCIE_RCTLCAP_SERR_ON_NONFATAL_ERR | PCIE_RCTLCAP_SERR_ON_FATAL_ERR) 
     4836+/* Root Status Register */ 
     4837+#define PCIE_RSTS(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x90) 
     4838+#define PCIE_RSTS_PME_REQ_ID                   0x0000FFFF   /* PME Request ID */ 
     4839+#define PCIE_RSTS_PME_REQ_ID_S                 0 
     4840+#define PCIE_RSTS_PME_STATUS                   0x00010000   /* PME Status */ 
     4841+#define PCIE_RSTS_PME_PENDING                  0x00020000   /* PME Pending */ 
     4842+ 
     4843+/* PCI Express Enhanced Capability Header */ 
     4844+#define PCIE_ENHANCED_CAP(X)                (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x100) 
     4845+#define PCIE_ENHANCED_CAP_ID                 0x0000FFFF  /* PCI Express Extended Capability ID */ 
     4846+#define PCIE_ENHANCED_CAP_ID_S               0 
     4847+#define PCIE_ENHANCED_CAP_VER                0x000F0000  /* Capability Version */ 
     4848+#define PCIE_ENHANCED_CAP_VER_S              16 
     4849+#define PCIE_ENHANCED_CAP_NEXT_OFFSET        0xFFF00000  /* Next Capability Offset */ 
     4850+#define PCIE_ENHANCED_CAP_NEXT_OFFSET_S      20 
     4851+ 
     4852+/* Uncorrectable Error Status Register */ 
     4853+#define PCIE_UES_R(X)                       (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x104) 
     4854+#define PCIE_DATA_LINK_PROTOCOL_ERR          0x00000010  /* Data Link Protocol Error Status */ 
     4855+#define PCIE_SURPRISE_DOWN_ERROR             0x00000020  /* Surprise Down Error Status */ 
     4856+#define PCIE_POISONED_TLP                    0x00001000  /* Poisoned TLP Status */ 
     4857+#define PCIE_FC_PROTOCOL_ERR                 0x00002000  /* Flow Control Protocol Error Status */ 
     4858+#define PCIE_COMPLETION_TIMEOUT              0x00004000  /* Completion Timeout Status */ 
     4859+#define PCIE_COMPLETOR_ABORT                 0x00008000  /* Completer Abort Error */ 
     4860+#define PCIE_UNEXPECTED_COMPLETION           0x00010000  /* Unexpected Completion Status */ 
     4861+#define PCIE_RECEIVER_OVERFLOW               0x00020000  /* Receive Overflow Status */ 
     4862+#define PCIE_MALFORNED_TLP                   0x00040000  /* Malformed TLP Stauts */ 
     4863+#define PCIE_ECRC_ERR                        0x00080000  /* ECRC Error Stauts */ 
     4864+#define PCIE_UR_REQ                          0x00100000  /* Unsupported Request Error Status */ 
     4865+#define PCIE_ALL_UNCORRECTABLE_ERR    (PCIE_DATA_LINK_PROTOCOL_ERR | PCIE_SURPRISE_DOWN_ERROR | \ 
     4866+                         PCIE_POISONED_TLP | PCIE_FC_PROTOCOL_ERR | PCIE_COMPLETION_TIMEOUT |   \ 
     4867+                         PCIE_COMPLETOR_ABORT | PCIE_UNEXPECTED_COMPLETION | PCIE_RECEIVER_OVERFLOW |\ 
     4868+                         PCIE_MALFORNED_TLP | PCIE_ECRC_ERR | PCIE_UR_REQ) 
     4869+ 
     4870+/* Uncorrectable Error Mask Register, Mask means no report */ 
     4871+#define PCIE_UEMR(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x108) 
     4872+ 
     4873+/* Uncorrectable Error Severity Register */ 
     4874+#define PCIE_UESR(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x10C) 
     4875+ 
     4876+/* Correctable Error Status Register */ 
     4877+#define PCIE_CESR(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x110) 
     4878+#define PCIE_RX_ERR                          0x00000001  /* Receive Error Status */ 
     4879+#define PCIE_BAD_TLP                         0x00000040  /* Bad TLP Status */ 
     4880+#define PCIE_BAD_DLLP                        0x00000080  /* Bad DLLP Status */ 
     4881+#define PCIE_REPLAY_NUM_ROLLOVER             0x00000100  /* Replay Number Rollover Status */ 
     4882+#define PCIE_REPLAY_TIMER_TIMEOUT_ERR        0x00001000  /* Reply Timer Timeout Status */ 
     4883+#define PCIE_ADVISORY_NONFTAL_ERR            0x00002000  /* Advisory Non-Fatal Error Status */ 
     4884+#define PCIE_CORRECTABLE_ERR        (PCIE_RX_ERR | PCIE_BAD_TLP | PCIE_BAD_DLLP | PCIE_REPLAY_NUM_ROLLOVER |\ 
     4885+                                     PCIE_REPLAY_TIMER_TIMEOUT_ERR | PCIE_ADVISORY_NONFTAL_ERR) 
     4886+ 
     4887+/* Correctable Error Mask Register */ 
     4888+#define PCIE_CEMR(X)                        (volatile u32*)(PCIE_RC_CFG_BASE + 0x114) 
     4889+ 
     4890+/* Advanced Error Capabilities and Control Register */ 
     4891+#define PCIE_AECCR(X)                       (volatile u32*)(PCIE_RC_CFG_BASE + 0x118) 
     4892+#define PCIE_AECCR_FIRST_ERR_PTR            0x0000001F  /* First Error Pointer */ 
     4893+#define PCIE_AECCR_FIRST_ERR_PTR_S          0 
     4894+#define PCIE_AECCR_ECRC_GEN_CAP             0x00000020  /* ECRC Generation Capable */ 
     4895+#define PCIE_AECCR_ECRC_GEN_EN              0x00000040  /* ECRC Generation Enable */ 
     4896+#define PCIE_AECCR_ECRC_CHECK_CAP           0x00000080  /* ECRC Check Capable */ 
     4897+#define PCIE_AECCR_ECRC_CHECK_EN            0x00000100  /* ECRC Check Enable */ 
     4898+ 
     4899+/* Header Log Register 1 */ 
     4900+#define PCIE_HLR1(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x11C) 
     4901+ 
     4902+/* Header Log Register 2 */ 
     4903+#define PCIE_HLR2(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x120) 
     4904+ 
     4905+/* Header Log Register 3 */ 
     4906+#define PCIE_HLR3(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x124) 
     4907+ 
     4908+/* Header Log Register 4 */ 
     4909+#define PCIE_HLR4(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x128) 
     4910+ 
     4911+/* Root Error Command Register */ 
     4912+#define PCIE_RECR(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x12C) 
     4913+#define PCIE_RECR_CORRECTABLE_ERR_REPORT_EN  0x00000001 /* COR-ERR */ 
     4914+#define PCIE_RECR_NONFATAL_ERR_REPORT_EN     0x00000002 /* Non-Fatal ERR */ 
     4915+#define PCIE_RECR_FATAL_ERR_REPORT_EN        0x00000004 /* Fatal ERR */ 
     4916+#define PCIE_RECR_ERR_REPORT_EN  (PCIE_RECR_CORRECTABLE_ERR_REPORT_EN | \ 
     4917+                PCIE_RECR_NONFATAL_ERR_REPORT_EN | PCIE_RECR_FATAL_ERR_REPORT_EN) 
     4918+ 
     4919+/* Root Error Status Register */ 
     4920+#define PCIE_RESR(X)                            (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x130) 
     4921+#define PCIE_RESR_CORRECTABLE_ERR                0x00000001   /* COR-ERR Receveid */ 
     4922+#define PCIE_RESR_MULTI_CORRECTABLE_ERR          0x00000002   /* Multiple COR-ERR Received */ 
     4923+#define PCIE_RESR_FATAL_NOFATAL_ERR              0x00000004   /* ERR Fatal/Non-Fatal Received */ 
     4924+#define PCIE_RESR_MULTI_FATAL_NOFATAL_ERR        0x00000008   /* Multiple ERR Fatal/Non-Fatal Received */ 
     4925+#define PCIE_RESR_FIRST_UNCORRECTABLE_FATAL_ERR  0x00000010   /* First UN-COR Fatal */ 
     4926+#define PCIR_RESR_NON_FATAL_ERR                  0x00000020   /* Non-Fatal Error Message Received */ 
     4927+#define PCIE_RESR_FATAL_ERR                      0x00000040   /* Fatal Message Received */ 
     4928+#define PCIE_RESR_AER_INT_MSG_NUM                0xF8000000   /* Advanced Error Interrupt Message Number */ 
     4929+#define PCIE_RESR_AER_INT_MSG_NUM_S              27 
     4930+ 
     4931+/* Error Source Indentification Register */ 
     4932+#define PCIE_ESIR(X)                            (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x134) 
     4933+#define PCIE_ESIR_CORRECTABLE_ERR_SRC_ID         0x0000FFFF 
     4934+#define PCIE_ESIR_CORRECTABLE_ERR_SRC_ID_S       0 
     4935+#define PCIE_ESIR_FATAL_NON_FATAL_SRC_ID         0xFFFF0000 
     4936+#define PCIE_ESIR_FATAL_NON_FATAL_SRC_ID_S       16 
     4937+ 
     4938+/* VC Enhanced Capability Header */ 
     4939+#define PCIE_VC_ECH(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x140) 
     4940+ 
     4941+/* Port VC Capability Register */ 
     4942+#define PCIE_PVC1(X)                            (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x144) 
     4943+#define PCIE_PVC1_EXT_VC_CNT                    0x00000007  /* Extended VC Count */ 
     4944+#define PCIE_PVC1_EXT_VC_CNT_S                  0 
     4945+#define PCIE_PVC1_LOW_PRI_EXT_VC_CNT            0x00000070  /* Low Priority Extended VC Count */ 
     4946+#define PCIE_PVC1_LOW_PRI_EXT_VC_CNT_S          4 
     4947+#define PCIE_PVC1_REF_CLK                       0x00000300  /* Reference Clock */ 
     4948+#define PCIE_PVC1_REF_CLK_S                     8 
     4949+#define PCIE_PVC1_PORT_ARB_TAB_ENTRY_SIZE       0x00000C00  /* Port Arbitration Table Entry Size */ 
     4950+#define PCIE_PVC1_PORT_ARB_TAB_ENTRY_SIZE_S     10 
     4951+ 
     4952+/* Extended Virtual Channel Count Defintion */ 
     4953+#define PCIE_EXT_VC_CNT_MIN   0 
     4954+#define PCIE_EXT_VC_CNT_MAX   7 
     4955+ 
     4956+/* Port Arbitration Table Entry Size Definition */ 
     4957+enum { 
     4958+    PCIE_PORT_ARB_TAB_ENTRY_SIZE_S1BIT = 0, 
     4959+    PCIE_PORT_ARB_TAB_ENTRY_SIZE_S2BIT, 
     4960+    PCIE_PORT_ARB_TAB_ENTRY_SIZE_S4BIT, 
     4961+    PCIE_PORT_ARB_TAB_ENTRY_SIZE_S8BIT, 
     4962+}; 
     4963+ 
     4964+/* Port VC Capability Register 2 */ 
     4965+#define PCIE_PVC2(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x148) 
     4966+#define PCIE_PVC2_VC_ARB_16P_FIXED_WRR      0x00000001  /* HW Fixed arbitration, 16 phase WRR */ 
     4967+#define PCIE_PVC2_VC_ARB_32P_WRR            0x00000002  /* 32 phase WRR */ 
     4968+#define PCIE_PVC2_VC_ARB_64P_WRR            0x00000004  /* 64 phase WRR */ 
     4969+#define PCIE_PVC2_VC_ARB_128P_WRR           0x00000008  /* 128 phase WRR */ 
     4970+#define PCIE_PVC2_VC_ARB_WRR                0x0000000F 
     4971+#define PCIE_PVC2_VC_ARB_TAB_OFFSET         0xFF000000  /* VC arbitration table offset, not support */ 
     4972+#define PCIE_PVC2_VC_ARB_TAB_OFFSET_S       24 
     4973+ 
     4974+/* Port VC Control and Status Register */      
     4975+#define PCIE_PVCCRSR(X)                     (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x14C) 
     4976+#define PCIE_PVCCRSR_LOAD_VC_ARB_TAB         0x00000001  /* Load VC Arbitration Table */ 
     4977+#define PCIE_PVCCRSR_VC_ARB_SEL              0x0000000E  /* VC Arbitration Select */ 
     4978+#define PCIE_PVCCRSR_VC_ARB_SEL_S            1 
     4979+#define PCIE_PVCCRSR_VC_ARB_TAB_STATUS       0x00010000  /* Arbitration Status */ 
     4980+ 
     4981+/* VC0 Resource Capability Register */ 
     4982+#define PCIE_VC0_RC(X)                       (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x150) 
     4983+#define PCIE_VC0_RC_PORT_ARB_HW_FIXED        0x00000001  /* HW Fixed arbitration */ 
     4984+#define PCIE_VC0_RC_PORT_ARB_32P_WRR         0x00000002  /* 32 phase WRR */ 
     4985+#define PCIE_VC0_RC_PORT_ARB_64P_WRR         0x00000004  /* 64 phase WRR */ 
     4986+#define PCIE_VC0_RC_PORT_ARB_128P_WRR        0x00000008  /* 128 phase WRR */ 
     4987+#define PCIE_VC0_RC_PORT_ARB_TM_128P_WRR     0x00000010  /* Time-based 128 phase WRR */ 
     4988+#define PCIE_VC0_RC_PORT_ARB_TM_256P_WRR     0x00000020  /* Time-based 256 phase WRR */ 
     4989+#define PCIE_VC0_RC_PORT_ARB          (PCIE_VC0_RC_PORT_ARB_HW_FIXED | PCIE_VC0_RC_PORT_ARB_32P_WRR |\ 
     4990+                        PCIE_VC0_RC_PORT_ARB_64P_WRR | PCIE_VC0_RC_PORT_ARB_128P_WRR | \ 
     4991+                        PCIE_VC0_RC_PORT_ARB_TM_128P_WRR | PCIE_VC0_RC_PORT_ARB_TM_256P_WRR) 
     4992+ 
     4993+#define PCIE_VC0_RC_REJECT_SNOOP             0x00008000  /* Reject Snoop Transactioin */ 
     4994+#define PCIE_VC0_RC_MAX_TIMESLOTS            0x007F0000  /* Maximum time Slots */ 
     4995+#define PCIE_VC0_RC_MAX_TIMESLOTS_S          16 
     4996+#define PCIE_VC0_RC_PORT_ARB_TAB_OFFSET      0xFF000000  /* Port Arbitration Table Offset */ 
     4997+#define PCIE_VC0_RC_PORT_ARB_TAB_OFFSET_S    24 
     4998+ 
     4999+/* VC0 Resource Control Register */ 
     5000+#define PCIE_VC0_RC0(X)                      (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x154) 
     5001+#define PCIE_VC0_RC0_TVM0                    0x00000001  /* TC0 and VC0 */ 
     5002+#define PCIE_VC0_RC0_TVM1                    0x00000002  /* TC1 and VC1 */ 
     5003+#define PCIE_VC0_RC0_TVM2                    0x00000004  /* TC2 and VC2 */ 
     5004+#define PCIE_VC0_RC0_TVM3                    0x00000008  /* TC3 and VC3 */ 
     5005+#define PCIE_VC0_RC0_TVM4                    0x00000010  /* TC4 and VC4 */ 
     5006+#define PCIE_VC0_RC0_TVM5                    0x00000020  /* TC5 and VC5 */ 
     5007+#define PCIE_VC0_RC0_TVM6                    0x00000040  /* TC6 and VC6 */ 
     5008+#define PCIE_VC0_RC0_TVM7                    0x00000080  /* TC7 and VC7 */ 
     5009+#define PCIE_VC0_RC0_TC_VC                   0x000000FF  /* TC/VC mask */ 
     5010+ 
     5011+#define PCIE_VC0_RC0_LOAD_PORT_ARB_TAB       0x00010000  /* Load Port Arbitration Table */ 
     5012+#define PCIE_VC0_RC0_PORT_ARB_SEL            0x000E0000  /* Port Arbitration Select */ 
     5013+#define PCIE_VC0_RC0_PORT_ARB_SEL_S          17 
     5014+#define PCIE_VC0_RC0_VC_ID                   0x07000000  /* VC ID */ 
     5015+#define PCIE_VC0_RC0_VC_ID_S                 24 
     5016+#define PCIE_VC0_RC0_VC_EN                   0x80000000  /* VC Enable */ 
     5017+ 
     5018+/* VC0 Resource Status Register */ 
     5019+#define PCIE_VC0_RSR0(X)                     (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x158) 
     5020+#define PCIE_VC0_RSR0_PORT_ARB_TAB_STATUS    0x00010000  /* Port Arbitration Table Status,not used */ 
     5021+#define PCIE_VC0_RSR0_VC_NEG_PENDING         0x00020000  /* VC Negotiation Pending */ 
     5022+ 
     5023+/* Ack Latency Timer and Replay Timer Register */ 
     5024+#define PCIE_ALTRT(X)                         (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x700) 
     5025+#define PCIE_ALTRT_ROUND_TRIP_LATENCY_LIMIT   0x0000FFFF  /* Round Trip Latency Time Limit */ 
     5026+#define PCIE_ALTRT_ROUND_TRIP_LATENCY_LIMIT_S 0 
     5027+#define PCIE_ALTRT_REPLAY_TIME_LIMIT          0xFFFF0000  /* Replay Time Limit */ 
     5028+#define PCIE_ALTRT_REPLAY_TIME_LIMIT_S        16 
     5029+ 
     5030+/* Other Message Register */ 
     5031+#define PCIE_OMR(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x704) 
     5032+ 
     5033+/* Port Force Link Register */ 
     5034+#define PCIE_PFLR(X)                         (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x708) 
     5035+#define PCIE_PFLR_LINK_NUM                   0x000000FF  /* Link Number */ 
     5036+#define PCIE_PFLR_LINK_NUM_S                 0 
     5037+#define PCIE_PFLR_FORCE_LINK                 0x00008000  /* Force link */ 
     5038+#define PCIE_PFLR_LINK_STATE                 0x003F0000  /* Link State */ 
     5039+#define PCIE_PFLR_LINK_STATE_S               16 
     5040+#define PCIE_PFLR_LOW_POWER_ENTRY_CNT        0xFF000000  /* Low Power Entrance Count, only for EP */ 
     5041+#define PCIE_PFLR_LOW_POWER_ENTRY_CNT_S      24 
     5042+ 
     5043+/* Ack Frequency Register */ 
     5044+#define PCIE_AFR(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x70C) 
     5045+#define PCIE_AFR_AF                          0x000000FF  /* Ack Frequency */ 
     5046+#define PCIE_AFR_AF_S                        0 
     5047+#define PCIE_AFR_FTS_NUM                     0x0000FF00  /* The number of Fast Training Sequence from L0S to L0 */ 
     5048+#define PCIE_AFR_FTS_NUM_S                   8 
     5049+#define PCIE_AFR_COM_FTS_NUM                 0x00FF0000  /* N_FTS; when common clock is used*/ 
     5050+#define PCIE_AFR_COM_FTS_NUM_S               16 
     5051+#define PCIE_AFR_L0S_ENTRY_LATENCY           0x07000000  /* L0s Entrance Latency */ 
     5052+#define PCIE_AFR_L0S_ENTRY_LATENCY_S         24 
     5053+#define PCIE_AFR_L1_ENTRY_LATENCY            0x38000000  /* L1 Entrance Latency */ 
     5054+#define PCIE_AFR_L1_ENTRY_LATENCY_S          27 
     5055+#define PCIE_AFR_FTS_NUM_DEFAULT             32 
     5056+#define PCIE_AFR_L0S_ENTRY_LATENCY_DEFAULT   7 
     5057+#define PCIE_AFR_L1_ENTRY_LATENCY_DEFAULT    5 
     5058+ 
     5059+/* Port Link Control Register */ 
     5060+#define PCIE_PLCR(X)                         (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x710) 
     5061+#define PCIE_PLCR_OTHER_MSG_REQ              0x00000001  /* Other Message Request */ 
     5062+#define PCIE_PLCR_SCRAMBLE_DISABLE           0x00000002  /* Scramble Disable */   
     5063+#define PCIE_PLCR_LOOPBACK_EN                0x00000004  /* Loopback Enable */ 
     5064+#define PCIE_PLCR_LTSSM_HOT_RST              0x00000008  /* Force LTSSM to the hot reset */ 
     5065+#define PCIE_PLCR_DLL_LINK_EN                0x00000020  /* Enable Link initialization */ 
     5066+#define PCIE_PLCR_FAST_LINK_SIM_EN           0x00000080  /* Sets all internal timers to fast mode for simulation purposes */ 
     5067+#define PCIE_PLCR_LINK_MODE                  0x003F0000  /* Link Mode Enable Mask */ 
     5068+#define PCIE_PLCR_LINK_MODE_S                16 
     5069+#define PCIE_PLCR_CORRUPTED_CRC_EN           0x02000000  /* Enabled Corrupt CRC */ 
     5070+ 
     5071+/* Lane Skew Register */ 
     5072+#define PCIE_LSR(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x714) 
     5073+#define PCIE_LSR_LANE_SKEW_NUM               0x00FFFFFF  /* Insert Lane Skew for Transmit, not applicable */ 
     5074+#define PCIE_LSR_LANE_SKEW_NUM_S             0 
     5075+#define PCIE_LSR_FC_DISABLE                  0x01000000  /* Disable of Flow Control */ 
     5076+#define PCIE_LSR_ACKNAK_DISABLE              0x02000000  /* Disable of Ack/Nak */ 
     5077+#define PCIE_LSR_LANE_DESKEW_DISABLE         0x80000000  /* Disable of Lane-to-Lane Skew */ 
     5078+ 
     5079+/* Symbol Number Register */ 
     5080+#define PCIE_SNR(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x718) 
     5081+#define PCIE_SNR_TS                          0x0000000F  /* Number of TS Symbol */ 
     5082+#define PCIE_SNR_TS_S                        0 
     5083+#define PCIE_SNR_SKP                         0x00000700  /* Number of SKP Symbol */ 
     5084+#define PCIE_SNR_SKP_S                       8 
     5085+#define PCIE_SNR_REPLAY_TIMER                0x0007C000  /* Timer Modifier for Replay Timer */ 
     5086+#define PCIE_SNR_REPLAY_TIMER_S              14 
     5087+#define PCIE_SNR_ACKNAK_LATENCY_TIMER        0x00F80000  /* Timer Modifier for Ack/Nak Latency Timer */ 
     5088+#define PCIE_SNR_ACKNAK_LATENCY_TIMER_S      19 
     5089+#define PCIE_SNR_FC_TIMER                    0x1F000000  /* Timer Modifier for Flow Control Watchdog Timer */ 
     5090+#define PCIE_SNR_FC_TIMER_S                  28 
     5091+ 
     5092+/* Symbol Timer Register and Filter Mask Register 1 */ 
     5093+#define PCIE_STRFMR(X)                      (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x71C) 
     5094+#define PCIE_STRFMR_SKP_INTERVAL            0x000007FF  /* SKP lnterval Value */ 
     5095+#define PCIE_STRFMR_SKP_INTERVAL_S          0 
     5096+#define PCIE_STRFMR_FC_WDT_DISABLE          0x00008000  /* Disable of FC Watchdog Timer */ 
     5097+#define PCIE_STRFMR_TLP_FUNC_MISMATCH_OK    0x00010000  /* Mask Function Mismatch Filtering for Incoming Requests */ 
     5098+#define PCIE_STRFMR_POISONED_TLP_OK         0x00020000  /* Mask Poisoned TLP Filtering */ 
     5099+#define PCIE_STRFMR_BAR_MATCH_OK            0x00040000  /* Mask BAR Match Filtering */ 
     5100+#define PCIE_STRFMR_TYPE1_CFG_REQ_OK        0x00080000  /* Mask Type 1 Configuration Request Filtering */ 
     5101+#define PCIE_STRFMR_LOCKED_REQ_OK           0x00100000  /* Mask Locked Request Filtering */ 
     5102+#define PCIE_STRFMR_CPL_TAG_ERR_RULES_OK    0x00200000  /* Mask Tag Error Rules for Received Completions */ 
     5103+#define PCIE_STRFMR_CPL_REQUESTOR_ID_MISMATCH_OK 0x00400000  /* Mask Requester ID Mismatch Error for Received Completions */ 
     5104+#define PCIE_STRFMR_CPL_FUNC_MISMATCH_OK         0x00800000  /* Mask Function Mismatch Error for Received Completions */ 
     5105+#define PCIE_STRFMR_CPL_TC_MISMATCH_OK           0x01000000  /* Mask Traffic Class Mismatch Error for Received Completions */ 
     5106+#define PCIE_STRFMR_CPL_ATTR_MISMATCH_OK         0x02000000  /* Mask Attribute Mismatch Error for Received Completions */ 
     5107+#define PCIE_STRFMR_CPL_LENGTH_MISMATCH_OK       0x04000000  /* Mask Length Mismatch Error for Received Completions */ 
     5108+#define PCIE_STRFMR_TLP_ECRC_ERR_OK              0x08000000  /* Mask ECRC Error Filtering */ 
     5109+#define PCIE_STRFMR_CPL_TLP_ECRC_OK              0x10000000  /* Mask ECRC Error Filtering for Completions */ 
     5110+#define PCIE_STRFMR_RX_TLP_MSG_NO_DROP           0x20000000  /* Send Message TLPs */ 
     5111+#define PCIE_STRFMR_RX_IO_TRANS_ENABLE           0x40000000  /* Mask Filtering of received I/O Requests */ 
     5112+#define PCIE_STRFMR_RX_CFG_TRANS_ENABLE          0x80000000  /* Mask Filtering of Received Configuration Requests */ 
     5113+ 
     5114+#define PCIE_DEF_SKP_INTERVAL    700             /* 1180 ~1538 , 125MHz * 2, 250MHz * 1 */ 
     5115+ 
     5116+/* Filter Masker Register 2 */ 
     5117+#define PCIE_FMR2(X)                             (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x720) 
     5118+#define PCIE_FMR2_VENDOR_MSG0_PASSED_TO_TRGT1    0x00000001  /* Mask RADM Filtering and Error Handling Rules */ 
     5119+#define PCIE_FMR2_VENDOR_MSG1_PASSED_TO_TRGT1    0x00000002  /* Mask RADM Filtering and Error Handling Rules */ 
     5120+ 
     5121+/* Debug Register 0 */ 
     5122+#define PCIE_DBR0(X)                              (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x728) 
     5123+ 
     5124+/* Debug Register 1 */ 
     5125+#define PCIE_DBR1(X)                              (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x72C) 
     5126+ 
     5127+/* Transmit Posted FC Credit Status Register */ 
     5128+#define PCIE_TPFCS(X)                             (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x730) 
     5129+#define PCIE_TPFCS_TX_P_DATA_FC_CREDITS           0x00000FFF /* Transmit Posted Data FC Credits */ 
     5130+#define PCIE_TPFCS_TX_P_DATA_FC_CREDITS_S         0 
     5131+#define PCIE_TPFCS_TX_P_HDR_FC_CREDITS            0x000FF000 /* Transmit Posted Header FC Credits */ 
     5132+#define PCIE_TPFCS_TX_P_HDR_FC_CREDITS_S          12 
     5133+ 
     5134+/* Transmit Non-Posted FC Credit Status */ 
     5135+#define PCIE_TNPFCS(X)                            (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x734) 
     5136+#define PCIE_TNPFCS_TX_NP_DATA_FC_CREDITS         0x00000FFF /* Transmit Non-Posted Data FC Credits */ 
     5137+#define PCIE_TNPFCS_TX_NP_DATA_FC_CREDITS_S       0 
     5138+#define PCIE_TNPFCS_TX_NP_HDR_FC_CREDITS          0x000FF000 /* Transmit Non-Posted Header FC Credits */ 
     5139+#define PCIE_TNPFCS_TX_NP_HDR_FC_CREDITS_S        12 
     5140+ 
     5141+/* Transmit Complete FC Credit Status Register */ 
     5142+#define PCIE_TCFCS(X)                             (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x738) 
     5143+#define PCIE_TCFCS_TX_CPL_DATA_FC_CREDITS         0x00000FFF /* Transmit Completion Data FC Credits */ 
     5144+#define PCIE_TCFCS_TX_CPL_DATA_FC_CREDITS_S       0 
     5145+#define PCIE_TCFCS_TX_CPL_HDR_FC_CREDITS          0x000FF000 /* Transmit Completion Header FC Credits */ 
     5146+#define PCIE_TCFCS_TX_CPL_HDR_FC_CREDITS_S        12 
     5147+ 
     5148+/* Queue Status Register */ 
     5149+#define PCIE_QSR(X)                              (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x73C) 
     5150+#define PCIE_QSR_WAIT_UPDATE_FC_DLL               0x00000001 /* Received TLP FC Credits Not Returned */ 
     5151+#define PCIE_QSR_TX_RETRY_BUF_NOT_EMPTY           0x00000002 /* Transmit Retry Buffer Not Empty */ 
     5152+#define PCIE_QSR_RX_QUEUE_NOT_EMPTY               0x00000004 /* Received Queue Not Empty */ 
     5153+ 
     5154+/* VC Transmit Arbitration Register 1 */ 
     5155+#define PCIE_VCTAR1(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x740) 
     5156+#define PCIE_VCTAR1_WRR_WEIGHT_VC0               0x000000FF /* WRR Weight for VC0 */ 
     5157+#define PCIE_VCTAR1_WRR_WEIGHT_VC1               0x0000FF00 /* WRR Weight for VC1 */ 
     5158+#define PCIE_VCTAR1_WRR_WEIGHT_VC2               0x00FF0000 /* WRR Weight for VC2 */ 
     5159+#define PCIE_VCTAR1_WRR_WEIGHT_VC3               0xFF000000 /* WRR Weight for VC3 */ 
     5160+ 
     5161+/* VC Transmit Arbitration Register 2 */ 
     5162+#define PCIE_VCTAR2(X)                          (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x744) 
     5163+#define PCIE_VCTAR2_WRR_WEIGHT_VC4               0x000000FF /* WRR Weight for VC4 */ 
     5164+#define PCIE_VCTAR2_WRR_WEIGHT_VC5               0x0000FF00 /* WRR Weight for VC5 */ 
     5165+#define PCIE_VCTAR2_WRR_WEIGHT_VC6               0x00FF0000 /* WRR Weight for VC6 */ 
     5166+#define PCIE_VCTAR2_WRR_WEIGHT_VC7               0xFF000000 /* WRR Weight for VC7 */ 
     5167+ 
     5168+/* VC0 Posted Receive Queue Control Register */ 
     5169+#define PCIE_VC0_PRQCR(X)                       (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x748) 
     5170+#define PCIE_VC0_PRQCR_P_DATA_CREDITS            0x00000FFF /* VC0 Posted Data Credits */ 
     5171+#define PCIE_VC0_PRQCR_P_DATA_CREDITS_S          0 
     5172+#define PCIE_VC0_PRQCR_P_HDR_CREDITS             0x000FF000 /* VC0 Posted Header Credits */ 
     5173+#define PCIE_VC0_PRQCR_P_HDR_CREDITS_S           12 
     5174+#define PCIE_VC0_PRQCR_P_TLP_QUEUE_MODE          0x00E00000 /* VC0 Posted TLP Queue Mode */ 
     5175+#define PCIE_VC0_PRQCR_P_TLP_QUEUE_MODE_S        20 
     5176+#define PCIE_VC0_PRQCR_TLP_RELAX_ORDER           0x40000000 /* TLP Type Ordering for VC0 */     
     5177+#define PCIE_VC0_PRQCR_VC_STRICT_ORDER           0x80000000 /* VC0 Ordering for Receive Queues */ 
     5178+ 
     5179+/* VC0 Non-Posted Receive Queue Control */ 
     5180+#define PCIE_VC0_NPRQCR(X)                      (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x74C) 
     5181+#define PCIE_VC0_NPRQCR_NP_DATA_CREDITS          0x00000FFF /* VC0 Non-Posted Data Credits */ 
     5182+#define PCIE_VC0_NPRQCR_NP_DATA_CREDITS_S        0 
     5183+#define PCIE_VC0_NPRQCR_NP_HDR_CREDITS           0x000FF000 /* VC0 Non-Posted Header Credits */ 
     5184+#define PCIE_VC0_NPRQCR_NP_HDR_CREDITS_S         12 
     5185+#define PCIE_VC0_NPRQCR_NP_TLP_QUEUE_MODE        0x00E00000 /* VC0 Non-Posted TLP Queue Mode */ 
     5186+#define PCIE_VC0_NPRQCR_NP_TLP_QUEUE_MODE_S      20 
     5187+ 
     5188+/* VC0 Completion Receive Queue Control */ 
     5189+#define PCIE_VC0_CRQCR(X)                       (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x750) 
     5190+#define PCIE_VC0_CRQCR_CPL_DATA_CREDITS          0x00000FFF /* VC0 Completion TLP Queue Mode */ 
     5191+#define PCIE_VC0_CRQCR_CPL_DATA_CREDITS_S        0 
     5192+#define PCIE_VC0_CRQCR_CPL_HDR_CREDITS           0x000FF000 /* VC0 Completion Header Credits */ 
     5193+#define PCIE_VC0_CRQCR_CPL_HDR_CREDITS_S         12 
     5194+#define PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE        0x00E00000 /* VC0 Completion Data Credits */ 
     5195+#define PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE_S      21 
     5196+ 
     5197+/* Applicable to the above three registers */ 
     5198+enum { 
     5199+    PCIE_VC0_TLP_QUEUE_MODE_STORE_FORWARD = 1, 
     5200+    PCIE_VC0_TLP_QUEUE_MODE_CUT_THROUGH   = 2, 
     5201+    PCIE_VC0_TLP_QUEUE_MODE_BYPASS        = 4, 
     5202+}; 
     5203+ 
     5204+/* VC0 Posted Buffer Depth Register */ 
     5205+#define PCIE_VC0_PBD(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7A8) 
     5206+#define PCIE_VC0_PBD_P_DATA_QUEUE_ENTRIES       0x00003FFF /* VC0 Posted Data Queue Depth */ 
     5207+#define PCIE_VC0_PBD_P_DATA_QUEUE_ENTRIES_S     0 
     5208+#define PCIE_VC0_PBD_P_HDR_QUEUE_ENTRIES        0x03FF0000 /* VC0 Posted Header Queue Depth */ 
     5209+#define PCIE_VC0_PBD_P_HDR_QUEUE_ENTRIES_S      16 
     5210+ 
     5211+/* VC0 Non-Posted Buffer Depth Register */ 
     5212+#define PCIE_VC0_NPBD(X)                       (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7AC) 
     5213+#define PCIE_VC0_NPBD_NP_DATA_QUEUE_ENTRIES     0x00003FFF /* VC0 Non-Posted Data Queue Depth */ 
     5214+#define PCIE_VC0_NPBD_NP_DATA_QUEUE_ENTRIES_S   0 
     5215+#define PCIE_VC0_NPBD_NP_HDR_QUEUE_ENTRIES      0x03FF0000 /* VC0 Non-Posted Header Queue Depth */ 
     5216+#define PCIE_VC0_NPBD_NP_HDR_QUEUE_ENTRIES_S    16 
     5217+ 
     5218+/* VC0 Completion Buffer Depth Register */ 
     5219+#define PCIE_VC0_CBD(X)                        (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7B0) 
     5220+#define PCIE_VC0_CBD_CPL_DATA_QUEUE_ENTRIES     0x00003FFF /* C0 Completion Data Queue Depth */ 
     5221+#define PCIE_VC0_CBD_CPL_DATA_QUEUE_ENTRIES_S   0 
     5222+#define PCIE_VC0_CBD_CPL_HDR_QUEUE_ENTRIES      0x03FF0000 /* VC0 Completion Header Queue Depth */ 
     5223+#define PCIE_VC0_CBD_CPL_HDR_QUEUE_ENTRIES_S    16 
     5224+ 
     5225+/* PHY Status Register, all zeros in VR9 */ 
     5226+#define PCIE_PHYSR(X)                           (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x810) 
     5227+ 
     5228+/* PHY Control Register, all zeros in VR9 */ 
     5229+#define PCIE_PHYCR(X)                           (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x814) 
     5230+ 
     5231+/*  
     5232+ * PCIe PDI PHY register definition, suppose all the following  
     5233+ * stuff is confidential.  
     5234+ * XXX, detailed bit definition 
     5235+ */ 
     5236+#define        PCIE_PHY_PLL_CTRL1(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x22 << 1)) 
     5237+#define        PCIE_PHY_PLL_CTRL2(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x23 << 1)) 
     5238+#define        PCIE_PHY_PLL_CTRL3(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x24 << 1)) 
     5239+#define        PCIE_PHY_PLL_CTRL4(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x25 << 1)) 
     5240+#define        PCIE_PHY_PLL_CTRL5(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x26 << 1)) 
     5241+#define        PCIE_PHY_PLL_CTRL6(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x27 << 1)) 
     5242+#define        PCIE_PHY_PLL_CTRL7(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x28 << 1)) 
     5243+#define        PCIE_PHY_PLL_A_CTRL1(X)     (PCIE_PHY_PORT_TO_BASE(X) + (0x29 << 1)) 
     5244+#define        PCIE_PHY_PLL_A_CTRL2(X)     (PCIE_PHY_PORT_TO_BASE(X) + (0x2A << 1)) 
     5245+#define        PCIE_PHY_PLL_A_CTRL3(X)     (PCIE_PHY_PORT_TO_BASE(X) + (0x2B << 1)) 
     5246+#define        PCIE_PHY_PLL_STATUS(X)      (PCIE_PHY_PORT_TO_BASE(X) + (0x2C << 1)) 
     5247+  
     5248+#define PCIE_PHY_TX1_CTRL1(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x30 << 1)) 
     5249+#define PCIE_PHY_TX1_CTRL2(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x31 << 1)) 
     5250+#define PCIE_PHY_TX1_CTRL3(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x32 << 1)) 
     5251+#define PCIE_PHY_TX1_A_CTRL1(X)     (PCIE_PHY_PORT_TO_BASE(X) + (0x33 << 1)) 
     5252+#define PCIE_PHY_TX1_A_CTRL2(X)     (PCIE_PHY_PORT_TO_BASE(X) + (0x34 << 1)) 
     5253+#define PCIE_PHY_TX1_MOD1(X)        (PCIE_PHY_PORT_TO_BASE(X) + (0x35 << 1)) 
     5254+#define PCIE_PHY_TX1_MOD2(X)        (PCIE_PHY_PORT_TO_BASE(X) + (0x36 << 1)) 
     5255+#define PCIE_PHY_TX1_MOD3(X)        (PCIE_PHY_PORT_TO_BASE(X) + (0x37 << 1)) 
     5256+ 
     5257+#define PCIE_PHY_TX2_CTRL1(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x38 << 1)) 
     5258+#define PCIE_PHY_TX2_CTRL2(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x39 << 1)) 
     5259+#define PCIE_PHY_TX2_A_CTRL1(X)     (PCIE_PHY_PORT_TO_BASE(X) + (0x3B << 1)) 
     5260+#define PCIE_PHY_TX2_A_CTRL2(X)     (PCIE_PHY_PORT_TO_BASE(X) + (0x3C << 1)) 
     5261+#define PCIE_PHY_TX2_MOD1(X)        (PCIE_PHY_PORT_TO_BASE(X) + (0x3D << 1)) 
     5262+#define PCIE_PHY_TX2_MOD2(X)        (PCIE_PHY_PORT_TO_BASE(X) + (0x3E << 1)) 
     5263+#define PCIE_PHY_TX2_MOD3(X)        (PCIE_PHY_PORT_TO_BASE(X) + (0x3F << 1)) 
     5264+ 
     5265+#define PCIE_PHY_RX1_CTRL1(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x50 << 1)) 
     5266+#define PCIE_PHY_RX1_CTRL2(X)       (PCIE_PHY_PORT_TO_BASE(X) + (0x51 << 1)) 
     5267+#define PCIE_PHY_RX1_CDR(X)         (PCIE_PHY_PORT_TO_BASE(X) + (0x52 << 1)) 
     5268+#define PCIE_PHY_RX1_EI(X)          (PCIE_PHY_PORT_TO_BASE(X) + (0x53 << 1)) 
     5269+#define PCIE_PHY_RX1_A_CTRL(X)      (PCIE_PHY_PORT_TO_BASE(X) + (0x55 << 1)) 
     5270+ 
     5271+/* Interrupt related stuff */ 
     5272+#define PCIE_LEGACY_DISABLE 0 
     5273+#define PCIE_LEGACY_INTA  1 
     5274+#define PCIE_LEGACY_INTB  2 
     5275+#define PCIE_LEGACY_INTC  3 
     5276+#define PCIE_LEGACY_INTD  4 
     5277+#define PCIE_LEGACY_INT_MAX PCIE_LEGACY_INTD 
     5278+ 
     5279+#define PCIE_IRQ_LOCK(lock) do {             \ 
     5280+    unsigned long flags;                     \ 
     5281+    spin_lock_irqsave(&(lock), flags); 
     5282+#define PCIE_IRQ_UNLOCK(lock)                \ 
     5283+    spin_unlock_irqrestore(&(lock), flags);  \ 
     5284+} while (0) 
     5285+ 
     5286+#if LINUX_VERSION_CODE < KERNEL_VERSION(2,6,18) 
     5287+#define IRQF_SHARED SA_SHIRQ 
     5288+#endif 
     5289+ 
     5290+#define PCIE_MSG_MSI        0x00000001 
     5291+#define PCIE_MSG_ISR        0x00000002 
     5292+#define PCIE_MSG_FIXUP      0x00000004 
     5293+#define PCIE_MSG_READ_CFG   0x00000008 
     5294+#define PCIE_MSG_WRITE_CFG  0x00000010 
     5295+#define PCIE_MSG_CFG        (PCIE_MSG_READ_CFG | PCIE_MSG_WRITE_CFG) 
     5296+#define PCIE_MSG_REG        0x00000020 
     5297+#define PCIE_MSG_INIT       0x00000040 
     5298+#define PCIE_MSG_ERR        0x00000080 
     5299+#define PCIE_MSG_PHY        0x00000100 
     5300+#define PCIE_MSG_ANY        0x000001ff 
     5301+ 
     5302+#define IFX_PCIE_PORT0      0 
     5303+#define IFX_PCIE_PORT1      1 
     5304+ 
     5305+#ifdef CONFIG_IFX_PCIE_2ND_CORE 
     5306+#define IFX_PCIE_CORE_NR    2 
     5307+#else 
     5308+#define IFX_PCIE_CORE_NR    1 
     5309+#endif 
     5310+ 
     5311+//#define IFX_PCIE_ERROR_INT 
     5312+ 
     5313+//#define IFX_PCIE_DBG 
     5314+ 
     5315+#if defined(IFX_PCIE_DBG) 
     5316+#define IFX_PCIE_PRINT(_m, _fmt, args...) do {   \ 
     5317+    if (g_pcie_debug_flag & (_m)) {              \ 
     5318+        ifx_pcie_debug((_fmt), ##args);          \ 
     5319+    }                                            \ 
     5320+} while (0) 
     5321+ 
     5322+#define INLINE  
     5323+#else 
     5324+#define IFX_PCIE_PRINT(_m, _fmt, args...)   \ 
     5325+    do {} while(0) 
     5326+#define INLINE inline 
     5327+#endif 
     5328+ 
     5329+struct ifx_pci_controller { 
     5330+       struct pci_controller   pcic; 
     5331+     
     5332+       /* RC specific, per host bus information */ 
     5333+       u32   port;  /* Port index, 0 -- 1st core, 1 -- 2nd core */ 
     5334+}; 
     5335+ 
     5336+typedef struct ifx_pcie_ir_irq { 
     5337+    const unsigned int irq; 
     5338+    const char name[16]; 
     5339+}ifx_pcie_ir_irq_t; 
     5340+ 
     5341+typedef struct ifx_pcie_legacy_irq{ 
     5342+    const u32 irq_bit; 
     5343+    const int irq; 
     5344+}ifx_pcie_legacy_irq_t; 
     5345+ 
     5346+typedef struct ifx_pcie_irq { 
     5347+    ifx_pcie_ir_irq_t ir_irq; 
     5348+    ifx_pcie_legacy_irq_t legacy_irq[PCIE_LEGACY_INT_MAX]; 
     5349+}ifx_pcie_irq_t; 
     5350+ 
     5351+extern u32 g_pcie_debug_flag; 
     5352+extern void ifx_pcie_debug(const char *fmt, ...); 
     5353+extern void pcie_phy_clock_mode_setup(int pcie_port); 
     5354+extern void pcie_msi_pic_init(int pcie_port); 
     5355+extern u32 ifx_pcie_bus_enum_read_hack(int where, u32 value); 
     5356+extern u32 ifx_pcie_bus_enum_write_hack(int where, u32 value); 
     5357+ 
     5358+ 
     5359+#include <linux/types.h> 
     5360+#include <linux/delay.h> 
     5361+#include <linux/gpio.h> 
     5362+#include <linux/clk.h> 
     5363+ 
     5364+#include <lantiq_soc.h> 
     5365+ 
     5366+#define IFX_PCIE_GPIO_RESET  38 
     5367+#define IFX_REG_R32    ltq_r32 
     5368+#define IFX_REG_W32    ltq_w32 
     5369+#define CONFIG_IFX_PCIE_HW_SWAP 
     5370+#define IFX_RCU_AHB_ENDIAN                      ((volatile u32*)(IFX_RCU + 0x004C)) 
     5371+#define IFX_RCU_RST_REQ                         ((volatile u32*)(IFX_RCU + 0x0010)) 
     5372+#define IFX_RCU_AHB_BE_PCIE_PDI                  0x00000080  /* Configure PCIE PDI module in big endian*/ 
     5373+ 
     5374+#define IFX_RCU                                 (KSEG1 | 0x1F203000) 
     5375+#define IFX_RCU_AHB_BE_PCIE_M                    0x00000001  /* Configure AHB master port that connects to PCIe RC in big endian */ 
     5376+#define IFX_RCU_AHB_BE_PCIE_S                    0x00000010  /* Configure AHB slave port that connects to PCIe RC in little endian */ 
     5377+#define IFX_RCU_AHB_BE_XBAR_M                    0x00000002  /* Configure AHB master port that connects to XBAR in big endian */ 
     5378+#define CONFIG_IFX_PCIE_PHY_36MHZ_MODE 
     5379+ 
     5380+#define IFX_PMU1_MODULE_PCIE_PHY   (0) 
     5381+#define IFX_PMU1_MODULE_PCIE_CTRL  (1) 
     5382+#define IFX_PMU1_MODULE_PDI        (4) 
     5383+#define IFX_PMU1_MODULE_MSI        (5) 
     5384+ 
     5385+#define IFX_PMU_MODULE_PCIE_L0_CLK (31) 
     5386+ 
     5387+ 
     5388+static inline void pcie_ep_gpio_rst_init(int pcie_port) 
     5389+{ 
     5390+} 
     5391+ 
     5392+static inline void pcie_ahb_pmu_setup(void) 
     5393+{ 
     5394+       struct clk *clk; 
     5395+       clk = clk_get_sys("ltq_pcie", "ahb"); 
     5396+       clk_enable(clk); 
     5397+       //ltq_pmu_enable(PMU_AHBM | PMU_AHBS); 
     5398+} 
     5399+ 
     5400+static inline void pcie_rcu_endian_setup(int pcie_port) 
     5401+{ 
     5402+    u32 reg; 
     5403+ 
     5404+    reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN); 
     5405+#ifdef CONFIG_IFX_PCIE_HW_SWAP 
     5406+    reg |= IFX_RCU_AHB_BE_PCIE_M; 
     5407+    reg |= IFX_RCU_AHB_BE_PCIE_S; 
     5408+    reg &= ~IFX_RCU_AHB_BE_XBAR_M; 
     5409+#else  
     5410+    reg |= IFX_RCU_AHB_BE_PCIE_M; 
     5411+    reg &= ~IFX_RCU_AHB_BE_PCIE_S; 
     5412+    reg &= ~IFX_RCU_AHB_BE_XBAR_M; 
     5413+#endif /* CONFIG_IFX_PCIE_HW_SWAP */ 
     5414+    IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN); 
     5415+    IFX_PCIE_PRINT(PCIE_MSG_REG, "%s IFX_RCU_AHB_ENDIAN: 0x%08x\n", __func__, IFX_REG_R32(IFX_RCU_AHB_ENDIAN)); 
     5416+} 
     5417+ 
     5418+static inline void pcie_phy_pmu_enable(int pcie_port) 
     5419+{ 
     5420+       struct clk *clk; 
     5421+       clk = clk_get_sys("ltq_pcie", "phy"); 
     5422+       clk_enable(clk); 
     5423+       //ltq_pmu1_enable(1<<IFX_PMU1_MODULE_PCIE_PHY); 
     5424+} 
     5425+ 
     5426+static inline void pcie_phy_pmu_disable(int pcie_port) 
     5427+{ 
     5428+       struct clk *clk; 
     5429+       clk = clk_get_sys("ltq_pcie", "phy"); 
     5430+       clk_disable(clk); 
     5431+       //ltq_pmu1_disable(1<<IFX_PMU1_MODULE_PCIE_PHY); 
     5432+} 
     5433+ 
     5434+static inline void pcie_pdi_big_endian(int pcie_port) 
     5435+{ 
     5436+    u32 reg; 
     5437+ 
     5438+    /* SRAM2PDI endianness control. */ 
     5439+    reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN); 
     5440+    /* Config AHB->PCIe and PDI endianness */ 
     5441+    reg |= IFX_RCU_AHB_BE_PCIE_PDI; 
     5442+    IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN); 
     5443+} 
     5444+ 
     5445+static inline void pcie_pdi_pmu_enable(int pcie_port) 
     5446+{ 
     5447+       struct clk *clk; 
     5448+       clk = clk_get_sys("ltq_pcie", "pdi"); 
     5449+       clk_enable(clk); 
     5450+       //ltq_pmu1_enable(1<<IFX_PMU1_MODULE_PDI); 
     5451+} 
     5452+ 
     5453+static inline void pcie_core_rst_assert(int pcie_port) 
     5454+{ 
     5455+    u32 reg; 
     5456+ 
     5457+    reg = IFX_REG_R32(IFX_RCU_RST_REQ); 
     5458+ 
     5459+    /* Reset PCIe PHY & Core, bit 22, bit 26 may be affected if write it directly  */ 
     5460+    reg |= 0x00400000; 
     5461+    IFX_REG_W32(reg, IFX_RCU_RST_REQ); 
     5462+} 
     5463+ 
     5464+static inline void pcie_core_rst_deassert(int pcie_port) 
     5465+{ 
     5466+    u32 reg; 
     5467+ 
     5468+    /* Make sure one micro-second delay */ 
     5469+    udelay(1); 
     5470+ 
     5471+    /* Reset PCIe PHY & Core, bit 22 */ 
     5472+    reg = IFX_REG_R32(IFX_RCU_RST_REQ); 
     5473+    reg &= ~0x00400000; 
     5474+    IFX_REG_W32(reg, IFX_RCU_RST_REQ); 
     5475+} 
     5476+ 
     5477+static inline void pcie_phy_rst_assert(int pcie_port) 
     5478+{ 
     5479+    u32 reg; 
     5480+ 
     5481+    reg = IFX_REG_R32(IFX_RCU_RST_REQ); 
     5482+    reg |= 0x00001000; /* Bit 12 */ 
     5483+    IFX_REG_W32(reg, IFX_RCU_RST_REQ); 
     5484+} 
     5485+ 
     5486+static inline void pcie_phy_rst_deassert(int pcie_port) 
     5487+{ 
     5488+    u32 reg; 
     5489+ 
     5490+    /* Make sure one micro-second delay */ 
     5491+    udelay(1); 
     5492+ 
     5493+    reg = IFX_REG_R32(IFX_RCU_RST_REQ); 
     5494+    reg &= ~0x00001000; /* Bit 12 */ 
     5495+    IFX_REG_W32(reg, IFX_RCU_RST_REQ); 
     5496+} 
     5497+ 
     5498+static inline void pcie_device_rst_assert(int pcie_port) 
     5499+{ 
     5500+       gpio_set_value(IFX_PCIE_GPIO_RESET, 0); 
     5501+  //  ifx_gpio_output_clear(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id); 
     5502+} 
     5503+ 
     5504+static inline void pcie_device_rst_deassert(int pcie_port) 
     5505+{ 
     5506+    mdelay(100); 
     5507+       gpio_set_value(IFX_PCIE_GPIO_RESET, 1); 
     5508+//    ifx_gpio_output_set(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id); 
     5509+} 
     5510+ 
     5511+static inline void pcie_core_pmu_setup(int pcie_port) 
     5512+{ 
     5513+       struct clk *clk; 
     5514+       clk = clk_get_sys("ltq_pcie", "ctl"); 
     5515+       clk_enable(clk); 
     5516+       clk = clk_get_sys("ltq_pcie", "bus"); 
     5517+       clk_enable(clk); 
     5518+ 
     5519+       //ltq_pmu1_enable(1 << IFX_PMU1_MODULE_PCIE_CTRL); 
     5520+       //ltq_pmu_enable(1 << IFX_PMU_MODULE_PCIE_L0_CLK); 
     5521+} 
     5522+ 
     5523+static inline void pcie_msi_init(int pcie_port) 
     5524+{ 
     5525+       struct clk *clk; 
     5526+    pcie_msi_pic_init(pcie_port); 
     5527+       clk = clk_get_sys("ltq_pcie", "msi"); 
     5528+       clk_enable(clk); 
     5529+       //ltq_pmu1_enable(1 << IFX_PMU1_MODULE_MSI); 
     5530+} 
     5531+ 
     5532+static inline u32 
     5533+ifx_pcie_bus_nr_deduct(u32 bus_number, int pcie_port) 
     5534+{ 
     5535+    u32 tbus_number = bus_number; 
     5536+ 
     5537+#ifdef CONFIG_IFX_PCI 
     5538+    if (pcibios_host_nr() > 1) { 
     5539+        tbus_number -= pcibios_1st_host_bus_nr(); 
     5540+    } 
     5541+#endif /* CONFIG_IFX_PCI */ 
     5542+    return tbus_number; 
     5543+} 
     5544+ 
     5545+static inline u32 
     5546+ifx_pcie_bus_enum_hack(struct pci_bus *bus, u32 devfn, int where, u32 value, int pcie_port, int read) 
     5547+{ 
     5548+    struct pci_dev *pdev; 
     5549+    u32 tvalue = value; 
     5550+ 
     5551+    /* Sanity check */ 
     5552+    pdev = pci_get_slot(bus, devfn); 
     5553+    if (pdev == NULL) { 
     5554+        return tvalue; 
     5555+    } 
     5556+ 
     5557+    /* Only care about PCI bridge */ 
     5558+    if (pdev->hdr_type != PCI_HEADER_TYPE_BRIDGE) { 
     5559+        return tvalue; 
     5560+    } 
     5561+ 
     5562+    if (read) { /* Read hack */ 
     5563+    #ifdef CONFIG_IFX_PCI 
     5564+        if (pcibios_host_nr() > 1) { 
     5565+            tvalue = ifx_pcie_bus_enum_read_hack(where, tvalue); 
     5566+        } 
     5567+    #endif /* CONFIG_IFX_PCI */   
     5568+    } 
     5569+    else { /* Write hack */ 
     5570+    #ifdef CONFIG_IFX_PCI     
     5571+        if (pcibios_host_nr() > 1) { 
     5572+            tvalue = ifx_pcie_bus_enum_write_hack(where, tvalue); 
     5573+        } 
     5574+    #endif 
     5575+    } 
     5576+    return tvalue; 
     5577+} 
     5578+ 
     5579+#endif /* IFXMIPS_PCIE_VR9_H */ 
     5580+ 
Note: See TracChangeset for help on using the changeset viewer.